中國石油大學(xué)數(shù)字電路基礎(chǔ)全部課件

數(shù)字電子技術(shù)基礎(chǔ)中國石油大學(xué)（華東）電工電子學(xué)教學(xué)中心Contents課程知識體系框架數(shù)字電子技術(shù)基礎(chǔ)課程的五大核心模塊，從編碼基礎(chǔ)到信號轉(zhuǎn)換，構(gòu)建完整的數(shù)字系統(tǒng)知識鏈條。01數(shù)制編碼與邏輯代數(shù)基礎(chǔ)02半導(dǎo)體集成邏輯門電路03組合邏輯電路分析與設(shè)計(jì)04觸發(fā)器與時序邏輯系統(tǒng)05脈沖產(chǎn)生與信號轉(zhuǎn)換技術(shù)CourseIntroduction課程導(dǎo)論與學(xué)習(xí)契約《數(shù)字電子技術(shù)》是連接底層硬件與上層算法的橋梁，作為微機(jī)原理與數(shù)字信號處理的先修課程，其理論深度與實(shí)踐要求并重。課程定位與目標(biāo)作為專業(yè)核心基礎(chǔ)課，為后續(xù)單片機(jī)、嵌入式系統(tǒng)及數(shù)字信號處理提供底層硬件邏輯支撐核心目標(biāo)在于掌握數(shù)字電路的基本原理與概念，以及自底向上的系統(tǒng)級分析與設(shè)計(jì)方法考核標(biāo)準(zhǔn)與紀(jì)律總成績由平時成績（30%）與期末考試（70%）構(gòu)成，平時成績嚴(yán)格綁定考勤、作業(yè)與實(shí)驗(yàn)表現(xiàn)作業(yè)遲交或不交將直接記為零分，課堂要求關(guān)閉通訊工具，確保邏輯推導(dǎo)過程不被打斷30%平時+70%期末高校電工電子實(shí)驗(yàn)室·真實(shí)教學(xué)環(huán)境SignalFundamentals模擬信號與數(shù)字信號的本質(zhì)差異模擬信號在時間和幅值上具有連續(xù)性，對噪聲極度敏感；數(shù)字信號通過離散高低電平換取抗干擾能力與存儲便利性示波器：連續(xù)模擬波形與離散數(shù)字方波對比連續(xù)性：模擬量（如溫度、壓力）在時間和數(shù)值上連續(xù)變化，處理電路需高度關(guān)注線性度與信號失真問題離散性：數(shù)字量（如脈沖序列）在時間和數(shù)值上均呈現(xiàn)離散特征，僅通過高低電平的組合來編碼復(fù)雜信息抗干擾：數(shù)字電路憑借閾值判別機(jī)制，能有效濾除傳輸中的噪聲干擾，確保長距離通信的可靠性與準(zhǔn)確性可存儲：離散的數(shù)字信號天然適配半導(dǎo)體存儲陣列，使海量數(shù)據(jù)的持久化保存與高速檢索成為可能NUMBERSYSTEM進(jìn)位計(jì)數(shù)制與底層硬件映射數(shù)制的選擇本質(zhì)上是硬件實(shí)現(xiàn)成本與系統(tǒng)可靠性的博弈。二進(jìn)制憑借僅需兩個穩(wěn)定物理狀態(tài)成為數(shù)字系統(tǒng)唯一基石。01雙穩(wěn)態(tài)物理映射二進(jìn)制僅使用0和1兩個數(shù)碼，完美映射電路中晶體管的截止與飽和、電容的充放電等雙穩(wěn)態(tài)物理特性。0/102十進(jìn)制的硬件代價若強(qiáng)行采用十進(jìn)制，需在電路中精確劃分并維持10個不同電壓閾值，將導(dǎo)致極高的誤碼率與硬件成本。10閾值034位嚴(yán)格映射十六進(jìn)制與二進(jìn)制存在嚴(yán)格的4位映射關(guān)系，常用于微處理器內(nèi)存地址與機(jī)器碼的簡寫表達(dá)。HEX04數(shù)制轉(zhuǎn)換方法除基取余法與按權(quán)展開法是軟硬件接口設(shè)計(jì)中數(shù)據(jù)解析的必備數(shù)學(xué)工具。除基·按權(quán)DIGITALENCODING常用數(shù)字編碼與工程應(yīng)用場景編碼是將抽象數(shù)值賦予物理意義的規(guī)則。BCD碼在金融與顯示系統(tǒng)中保留了十進(jìn)制的直觀性，而格雷碼通過相鄰狀態(tài)單變量變化的特性，從根本上解決了機(jī)電傳感器在狀態(tài)切換瞬間的競態(tài)干擾問題。018421BCD碼將十進(jìn)制數(shù)字獨(dú)立映射為4位二進(jìn)制，廣泛應(yīng)用于數(shù)碼管顯示驅(qū)動與金融計(jì)算芯片中，實(shí)現(xiàn)十進(jìn)制與二進(jìn)制的直接轉(zhuǎn)換。02格雷碼（循環(huán)碼）相鄰狀態(tài)僅有一位發(fā)生翻轉(zhuǎn)，徹底消除了旋轉(zhuǎn)編碼器在機(jī)械切換瞬間的讀取歧義，是精密位置檢測的首選編碼方案。典型四位二進(jìn)制編碼真值映射表十進(jìn)制自然二進(jìn)制8421BCD格雷碼0000000000000100010001000120010001000113001100110010401000100011050101010101116011001100101701110111010081000100011009100110011101格雷碼相鄰數(shù)值僅一位翻轉(zhuǎn)，有效避免傳感器狀態(tài)跳變時的瞬態(tài)誤碼BooleanAlgebra邏輯代數(shù)基本定律與核心公式邏輯代數(shù)（布爾代數(shù)）是數(shù)字電路設(shè)計(jì)的數(shù)學(xué)靈魂。通過嚴(yán)格的公理體系與定理推導(dǎo)，工程師能夠?qū)?fù)雜的邏輯需求轉(zhuǎn)化為最簡的代數(shù)表達(dá)式，從而直接降低硬件實(shí)現(xiàn)的門電路數(shù)量與系統(tǒng)功耗。基本運(yùn)算與摩根定律與、或、非構(gòu)成邏輯運(yùn)算的完備集，任何復(fù)雜的數(shù)字系統(tǒng)均可由這三種基本邏輯門組合構(gòu)建而成。AND·OR·NOT基本運(yùn)算與摩根定律摩根定律揭示了與非、或非之間的等價轉(zhuǎn)換關(guān)系，是統(tǒng)一芯片工藝中邏輯門選型的關(guān)鍵依據(jù)。DeMorgan'sLaw化簡定理與工程意義吸收律A+AB=A表明冗余條件可被安全剔除，在狀態(tài)機(jī)設(shè)計(jì)中用于消除不必要的判斷分支。A+AB=A化簡定理與工程意義冗余律AB+A'C+BC=AB+A'C證明特定條件下第三項(xiàng)為無效冗余，可有效壓縮組合邏輯硬件規(guī)模。ConsensusTheoremDIGITALLOGIC卡諾圖化簡法與無關(guān)項(xiàng)應(yīng)用卡諾圖利用格雷碼的幾何映射，將抽象的代數(shù)化簡轉(zhuǎn)化為直觀的圖形合并。通過識別并圈選相鄰的'1'格，工程師能快速提取質(zhì)蘊(yùn)涵項(xiàng)，而巧妙利用'無關(guān)項(xiàng)'（Don'tCare）則能突破邏輯約束，實(shí)現(xiàn)電路面積的極限壓縮。格雷碼坐標(biāo)排列卡諾圖采用格雷碼排列坐標(biāo)，確保幾何相鄰的方格在邏輯上也僅有一個變量差異，為圖形化簡奠定基礎(chǔ)。這種編碼方式消除了二進(jìn)制進(jìn)位造成的非鄰接問題。圈選面積原則化簡要求圈選面積為2的冪次方且盡可能大，每個圈須包含至少一個未被其他圈覆蓋的新'1'格。圈越大，消去的變量越多，表達(dá)式越簡潔。無關(guān)項(xiàng)靈活運(yùn)用無關(guān)項(xiàng)（X）代表不可能出現(xiàn)的輸入組合，化簡時可靈活視作0或1，輔助構(gòu)成更大包圍圈。合理運(yùn)用無關(guān)項(xiàng)能顯著減少邏輯門數(shù)量，優(yōu)化電路性能。二次轉(zhuǎn)換與成本評估圈選結(jié)果不唯一時，需結(jié)合芯片實(shí)際門類型（如全與非門架構(gòu)）進(jìn)行二次轉(zhuǎn)換與成本評估。最終目標(biāo)是在速度與面積之間取得最優(yōu)平衡。METHODOLOGY組合邏輯電路的分析與設(shè)計(jì)方法論組合邏輯系統(tǒng)不具備內(nèi)部狀態(tài)記憶能力，其輸出是輸入變量的純粹代數(shù)映射。掌握正向分析與逆向設(shè)計(jì)的閉環(huán)能力，是數(shù)字系統(tǒng)工程師的核心素養(yǎng)。01正向分析流程01從輸入端向輸出端逐級推導(dǎo)邏輯表達(dá)式，標(biāo)注每個中間節(jié)點(diǎn)的代數(shù)關(guān)系，最終合并為輸出的標(biāo)準(zhǔn)函數(shù)式逐級追蹤信號路徑，建立完整的布爾代數(shù)描述02將邏輯表達(dá)式轉(zhuǎn)化為真值表或波形圖，直觀揭示電路在全部輸入組合下的響應(yīng)規(guī)律，進(jìn)而歸納其實(shí)際功能通過窮舉驗(yàn)證確保分析結(jié)果覆蓋所有輸入狀態(tài)分析→驗(yàn)證→功能歸納02逆向設(shè)計(jì)規(guī)范01明確邏輯變量定義（0/1代表的物理意義），根據(jù)系統(tǒng)需求列出完整真值表，這是設(shè)計(jì)不可偏離的契約建立需求規(guī)格與布爾空間的精確映射關(guān)系02利用卡諾圖進(jìn)行多輸出函數(shù)的聯(lián)合化簡，提取公共項(xiàng)以共享門電路資源，最終繪制工程級邏輯原理圖優(yōu)化邏輯結(jié)構(gòu)以降低硬件實(shí)現(xiàn)成本與延遲需求→化簡→工程實(shí)現(xiàn)DIGITALELECTRONICS·MSI中規(guī)模集成器件：編碼器與譯碼器中規(guī)模集成（MSI）器件將復(fù)雜的邏輯網(wǎng)絡(luò)封裝為標(biāo)準(zhǔn)黑盒。譯碼器通過全譯碼特性成為實(shí)現(xiàn)任意組合邏輯的通用發(fā)生器，而優(yōu)先編碼器則通過引入優(yōu)先級仲裁機(jī)制，完美解決了多設(shè)備同時請求系統(tǒng)資源的中斷沖突難題。74LS138譯碼器芯片實(shí)物·激光絲印與引腳細(xì)節(jié)二進(jìn)制譯碼器（如74LS138）輸出包含輸入變量的全部最小項(xiàng)，配合與非門可直接實(shí)現(xiàn)任意三變量邏輯函數(shù)優(yōu)先編碼器（如74LS148）在多個輸入信號同時有效時，僅對優(yōu)先級最高的信號進(jìn)行編碼，并輸出狀態(tài)標(biāo)志位數(shù)碼管顯示譯碼器內(nèi)部集成限流電阻與開路輸出，直接驅(qū)動七段LED陣列，實(shí)現(xiàn)人機(jī)交互界面的字符映射通過級聯(lián)使能端（Enable），可將多片小規(guī)模譯碼器擴(kuò)展為大規(guī)模地址空間解碼器，構(gòu)建復(fù)雜的存儲映射網(wǎng)絡(luò)COMBINATIONALLOGIC數(shù)據(jù)選擇器與信號路由控制數(shù)據(jù)選擇器（Multiplexer）是數(shù)字系統(tǒng)中的"多路電子開關(guān)"，通過地址碼控制數(shù)據(jù)通道的導(dǎo)通。由于其輸出表達(dá)式天然包含了全部地址變量的最小項(xiàng)，只需將數(shù)據(jù)輸入端配置為固定電平或控制變量，即可優(yōu)雅地實(shí)現(xiàn)復(fù)雜的邏輯函數(shù)。數(shù)據(jù)選擇器(MUX)012?選1數(shù)據(jù)選擇器通過n位地址碼從2?個數(shù)據(jù)通道中路由一路至輸出，是總線多路復(fù)用的核心器件。其結(jié)構(gòu)包含數(shù)據(jù)輸入陣列、地址譯碼網(wǎng)絡(luò)與輸出緩沖級，廣泛應(yīng)用于CPU寄存器堆訪問、存儲器地址映射及高速串行通信接口。02利用MUX實(shí)現(xiàn)邏輯函數(shù)時，地址端接輸入變量，數(shù)據(jù)端接邏輯常量或降維變量，無需化簡即可直接布線。這種基于最小項(xiàng)展開的實(shí)現(xiàn)方式避免了傳統(tǒng)卡諾圖化簡的繁瑣步驟，特別適合FPGA查找表結(jié)構(gòu)的硬件映射。2?→1Multiplexer數(shù)據(jù)分配器(DEMUX)01數(shù)據(jù)分配器將單一輸入信號定向路由至由地址碼指定的多個輸出通道之一，功能上等效于帶使能的譯碼器。其內(nèi)部結(jié)構(gòu)由輸入緩沖、地址譯碼與輸出驅(qū)動陣列組成，常用于時鐘分配網(wǎng)絡(luò)、存儲器片選生成及外設(shè)地址解碼。02MUX與DEMUX常配對使用，在長距離通信或芯片間互聯(lián)中實(shí)現(xiàn)多路信號的串行化傳輸與并行化還原。這種時分復(fù)用架構(gòu)顯著減少引腳數(shù)量與PCB走線復(fù)雜度，是高速背板、光纖通道及芯片間互聯(lián)的標(biāo)準(zhǔn)設(shè)計(jì)模式。1→2?DemultiplexerDigitalElectronics·Hazards競爭冒險(xiǎn)現(xiàn)象的成因與消除策略理想邏輯門不存在延遲，但物理器件的傳輸時間差異會導(dǎo)致信號到達(dá)匯合點(diǎn)的時間不一致（競爭）。當(dāng)這種時間差在輸出端引發(fā)瞬態(tài)錯誤脈沖（冒險(xiǎn)）時，可能導(dǎo)致后續(xù)時序電路的災(zāi)難性誤觸發(fā)，必須通過硬件或邏輯手段予以消除。01競爭成因：同一輸入變量經(jīng)不同路徑（如原變量與反變量）到達(dá)同一邏輯門的傳輸延遲存在微小物理差異。傳輸延遲差異02冒險(xiǎn)表現(xiàn)：輸出波形在穩(wěn)態(tài)切換瞬間出現(xiàn)極窄毛刺尖峰（Glitch），可通過代數(shù)法或卡諾圖相切圈判定。毛刺尖峰Glitch03邏輯消除：增加卡諾圖中的冗余包圍圈可從根本上消除邏輯冒險(xiǎn)，但代價是增加了硬件門電路規(guī)模。冗余包圍圈04物理消除：輸出端并聯(lián)小容量濾波電容可抹除窄脈沖，或采用同步采樣時鐘在數(shù)據(jù)穩(wěn)定后再讀取。濾波/同步采樣示波器捕獲的數(shù)字信號毛刺（Glitch）波形DIGITALELECTRONICS觸發(fā)器的邏輯分類與邊沿觸發(fā)機(jī)制觸發(fā)器是具備雙穩(wěn)態(tài)特性的微觀記憶單元。從電平觸發(fā)的鎖存器到邊沿觸發(fā)的觸發(fā)器，不僅是電路結(jié)構(gòu)的演進(jìn)，更是為了對抗信號干擾、消除'空翻'現(xiàn)象而確立的同步時序設(shè)計(jì)范式，奠定了現(xiàn)代同步數(shù)字系統(tǒng)的時鐘基石。01邊沿觸發(fā)機(jī)制僅在時鐘脈沖的跳變瞬間（上升沿或下降沿）接收輸入信號，有效屏蔽了時鐘高/低電平期間的干擾02主從結(jié)構(gòu)觸發(fā)器通過兩級門控交替導(dǎo)通，雖能抑制空翻，但存在一次翻轉(zhuǎn)問題，易受脈沖寬度內(nèi)的噪聲誤導(dǎo)主流觸發(fā)器邏輯功能與特性方程觸發(fā)器類型特性方程(次態(tài))核心工程特性RS觸發(fā)器Q*=S+R'Q(SR=0)存在約束條件，S=R=1時狀態(tài)不確定，工程中較少直接使用JK觸發(fā)器Q*=JQ'+K'Q消除不確定狀態(tài)，J=K=1時實(shí)現(xiàn)狀態(tài)翻轉(zhuǎn)，功能最全面D觸發(fā)器Q*=D輸出直接跟隨輸入，結(jié)構(gòu)極簡，是FPGA與ASIC中最基本的存儲單元T觸發(fā)器Q*=T⊕Q專為計(jì)數(shù)與分頻設(shè)計(jì)，T=1時每個時鐘周期翻轉(zhuǎn)一次D觸發(fā)器憑借極簡的傳輸特性成為現(xiàn)代同步時序電路的絕對主流SystematicAnalysis時序邏輯電路的系統(tǒng)化分析方法時序邏輯的分析本質(zhì)是解構(gòu)系統(tǒng)的狀態(tài)機(jī)模型。通過聯(lián)立驅(qū)動方程與觸發(fā)器特性方程，推導(dǎo)出全局狀態(tài)轉(zhuǎn)移規(guī)律并可視化為狀態(tài)圖或時序波形，從而逆向破譯電路的宏觀功能。驅(qū)動方程描述各觸發(fā)器輸入端的邏輯組合關(guān)系，是連接外部輸入與內(nèi)部狀態(tài)的橋梁ExcitationEquation狀態(tài)方程將驅(qū)動方程代入觸發(fā)器特性方程，揭示次態(tài)與現(xiàn)態(tài)及輸入變量之間的數(shù)學(xué)映射StateEquation狀態(tài)轉(zhuǎn)換圖以節(jié)點(diǎn)代表狀態(tài)、有向邊代表轉(zhuǎn)移條件，暴露循環(huán)周期、自啟動能力及死區(qū)陷阱StateDiagram時序波形圖在時間軸上展開各觸發(fā)器輸出的翻轉(zhuǎn)序列，排查建立/保持時間違規(guī)與競爭冒險(xiǎn)TimingWaveformDigitalElectronics·Registers寄存器陣列與移位操作機(jī)制寄存器是數(shù)字系統(tǒng)中暫存并行數(shù)據(jù)的'高速緩存'，而移位寄存器通過級聯(lián)結(jié)構(gòu)實(shí)現(xiàn)了數(shù)據(jù)的串行化移位。這種串并轉(zhuǎn)換能力不僅是UART/SPI等通信接口的物理基礎(chǔ)，更是硬件實(shí)現(xiàn)乘除法運(yùn)算與序列信號發(fā)生器的核心引擎。主板上的內(nèi)存插槽與寄存器芯片陣列01基本并行寄存器由多個邊沿D觸發(fā)器共享同一時鐘構(gòu)成，在時鐘沿瞬間同步鎖存總線上的多比特并行數(shù)據(jù)02移位寄存器將前級輸出級聯(lián)至后級輸入，每個時鐘脈沖驅(qū)動數(shù)據(jù)整體平移一位，實(shí)現(xiàn)串行數(shù)據(jù)的移位與延遲03雙向移位寄存器通過多路選擇器控制數(shù)據(jù)流向，結(jié)合反饋邏輯可構(gòu)建環(huán)形計(jì)數(shù)器與扭環(huán)（Johnson）計(jì)數(shù)器04通用移位寄存器芯片（如74LS194）支持并行加載、左移、右移及保持四種模式，是復(fù)雜狀態(tài)機(jī)設(shè)計(jì)的萬能積木DIGITALELECTRONICS計(jì)數(shù)器架構(gòu)對比與任意模值設(shè)計(jì)計(jì)數(shù)器是時序邏輯的'心跳'計(jì)量器。異步計(jì)數(shù)器雖結(jié)構(gòu)精簡但存在嚴(yán)重的延遲累加與譯碼毛刺問題；同步計(jì)數(shù)器通過全局時鐘驅(qū)動確保了狀態(tài)切換的瞬時一致性。利用芯片的置數(shù)與清零端，可靈活構(gòu)建任意非2^n進(jìn)制的分頻與定時系統(tǒng)。SECTION01異步計(jì)數(shù)器以前級輸出作為后級時鐘，翻轉(zhuǎn)延遲逐級累加，最高工作頻率受限于總傳播延遲，級數(shù)越多性能衰減越顯著延遲累加SECTION01同步計(jì)數(shù)器所有觸發(fā)器共享同一時鐘沿，通過門電路預(yù)計(jì)算次態(tài)，翻轉(zhuǎn)無時間差，徹底消除譯碼毛刺，適合高速應(yīng)用瞬時一致SECTION02異步清零法利用目標(biāo)狀態(tài)的瞬態(tài)譯碼反饋至清零端強(qiáng)制復(fù)位，存在極短暫無效狀態(tài)毛刺，可靠性稍遜，需額外濾波處理瞬態(tài)毛刺SECTION02同步置數(shù)法檢測到特定狀態(tài)時，于下一時鐘沿將預(yù)置數(shù)載入，狀態(tài)轉(zhuǎn)移平滑無毛刺，是工程設(shè)計(jì)首選方案，穩(wěn)定性最優(yōu)工程首選INTEGRATEDCIRCUIT555定時器原理與多諧振蕩應(yīng)用NE555是一款完美融合了模擬電壓比較器與數(shù)字RS觸發(fā)器的混合集成電路。通過外部RC網(wǎng)絡(luò)的充放電控制，它能以極低的成本構(gòu)建高精度的時鐘振蕩源、單穩(wěn)態(tài)延時器及施密特整形電路，被譽(yù)為電子工程領(lǐng)域的'萬能脈沖引擎'。NE555定時器芯片·PCB焊接實(shí)物01VOLTAGEDIVIDER內(nèi)部由三個5kΩ精密電阻構(gòu)成分壓網(wǎng)絡(luò)，為兩個模擬比較器提供固定的1/3VCC與2/3VCC參考閾值02ASTABLEMODE構(gòu)成多諧振蕩器時，電容在兩個閾值間交替充放電，輸出方波頻率與占空比由外部RC參數(shù)獨(dú)立精確設(shè)定03MONOSTABLE構(gòu)成單穩(wěn)態(tài)觸發(fā)器時，外部負(fù)脈沖觸發(fā)后輸出固定寬度的高電平，脈寬僅取決于RC充電時間常數(shù)（T=1.1RC）04OUTPUTSTAGE輸出級采用圖騰柱結(jié)構(gòu)，可直接輸出200mA大電流驅(qū)動繼電器或電機(jī)，無需額外增加功率放大級SIGNALCONDITIONING施密特觸發(fā)器與信號整形機(jī)制施密特觸發(fā)器通過引入正反饋機(jī)制，賦予了電路獨(dú)特的"遲滯電壓"特性。這種雙閾值機(jī)制使其在面對緩慢變化或疊加了嚴(yán)重噪聲的模擬信號時，仍能輸出邊緣陡峭、干凈利落的數(shù)字方波。遲滯特性與抗干擾回差電壓ΔV：正向閾值（VT+）與負(fù)向閾值（VT-）之間的電壓差稱為回差，回差越大，系統(tǒng)濾除高頻噪聲的能力越強(qiáng)信號整形：能將正弦波、三角波或嚴(yán)重畸變的長距離傳輸信號，強(qiáng)制整形為標(biāo)準(zhǔn)的數(shù)字邏輯方波，供后級時序電路采樣典型工程應(yīng)用場景硬件消抖：用于機(jī)械按鍵的硬件消抖，利用回差特性徹底屏蔽觸點(diǎn)閉合瞬間產(chǎn)生的高頻彈跳毛刺，確保單次觸發(fā)脈沖鑒別：作為脈沖幅度鑒別器，僅允許幅度超過VT+的脈沖通過，自動濾除幅度較小的背景干擾與地線反彈噪聲Digital-to-AnalogConversionD/A轉(zhuǎn)換器架構(gòu)與核心性能指標(biāo)數(shù)-模轉(zhuǎn)換器（DAC）是數(shù)字系統(tǒng)向物理世界輸出控制信號的咽喉。通過精密的電阻網(wǎng)絡(luò)或電流源陣列，DAC將離散的數(shù)字代碼嚴(yán)格映射為連續(xù)的模擬電壓/電流，其分辨率與建立時間直接決定了音頻重放與伺服控制的精度。倒T型R-2R網(wǎng)絡(luò)—利用分流原理，確保流入運(yùn)算放大器求和點(diǎn)的各支路電流嚴(yán)格呈2的冪次方比例衰減分辨率—由輸入數(shù)字量的位數(shù)n決定，n位DAC能分辨的最小電壓變化為滿量程的1/(2??1)建立時間—數(shù)字輸入發(fā)生滿量程跳變后，模擬輸出進(jìn)入并穩(wěn)定在允許誤差帶內(nèi)所需的時間電流舵架構(gòu)—現(xiàn)代高速DAC采用Current-Steering結(jié)構(gòu)，以極低寄生電容實(shí)現(xiàn)GHz級采樣率4位DAC輸入碼與理想模擬輸出映射數(shù)字輸入遞增時，模擬輸出呈嚴(yán)格線性階梯狀上升Analog-to-DigitalConversionA/D轉(zhuǎn)換過程與采樣定理約束模-數(shù)轉(zhuǎn)換（ADC）是將連續(xù)物理世