CN118713809B 一種并行總線數據傳輸系統、方法及存儲介質 （山東云海國創云計算裝備產業創新中心有限公司）

質時鐘信號以及N路數據信號發送給數據接收端；以將第N路虛擬時鐘信號與第N路數據信號的中并行總線數據傳輸過程中時鐘偏斜與數據偏斜2所述數據接收端通過狀態編碼模塊產生第一狀態編碼，并通過心跳所述數據發送端根據接收到的所述第一狀態編碼，通過控制寄存器所述校驗模塊用于根據所述第一訓練碼型和所述數據接收端輸出的第所述延時模塊用于在所述誤碼率高于預設誤碼率的情況下，對所述N路虛擬時鐘信號N路虛擬時鐘信號與所述N路數據信號采樣的中心所述數據發送端根據接收到的所述第二狀態編碼，通過控制所述所述數據接收端計算所述第N路虛擬時鐘信號與所述參考時鐘信號的延時誤差，根據4.根據權利要求2所述的并行總線數據傳輸系統，其特征在于在接收到不存在數據錯位的各路數據信號時，將不存在數據在接收到存在數據錯位的各路數據信號時，將存在數據錯位3在延時誤差最大的存在數據錯位的一路數據信號傳輸確定存在數據錯位的各路數據信號中是否存在目標數據信號；若存在，則將所述目標數據信號延期一個時鐘周期，并將延時獲取存在數據錯位的各路數據信號各自對應基于所述延時誤差，將存在數據錯位的各路數據信號調整至與不存將對齊后的所述存在數據錯位的各路數據信號與所述不存在數據錯位的各路數據合基于所述N路虛擬時鐘信號，控制所述N路數據信號之間的所述延時誤通過狀態編碼模塊產生第一狀態編碼，并通過心跳鏈路將所述第接收所述數據發送端，通過控制寄存器，控制數字編碼發生器生成與4一碼型是所述數據接收端基于所述N路虛擬時鐘信號對接收到的所述N路數據信號采樣得所述校驗模塊用于根據所述第一訓練碼型和所述數據接收端輸出的第所述延時模塊用于在所述誤碼率高于預設誤碼率的情況下，對所述N路虛擬時鐘信號N路虛擬時鐘信號與所述N路數據信號采樣的中心通過所述狀態編碼模塊產生第二狀態編碼，并通過所述心跳鏈路將獲取所述第N路虛擬時鐘信號與所述參考時鐘信號的延時誤差，并基于所述延時誤差在存在所述數據錯位的情況下，基于所述N路數據信號的數據錯位情況，進行同步補5[0008]所述數據接收端基于所述參考時鐘信號，通過時鐘分發模塊生成N路虛擬時鐘信[0011]所述延時模塊用于在所述誤碼率高于預設誤碼率的情況下，對所述N路虛擬時鐘所述N路虛擬時鐘信號與所述N路數據信號采樣的6[0016]所述數據接收端計算所述第N路虛擬時鐘信號與所述參考時鐘信號的延時誤差，[0029]將對齊后的所述存在數據錯位的各路數據信號與所述不存在數據錯位的各路數7述第一碼型是所述數據接收端基于所述N路虛擬時鐘信號對接收到的所述N路數據信號采[0043]在所述誤碼率高于預設誤碼率的情況下，對所述N路虛擬時鐘信號分別進行延時[0044]進一步地，所述基于所述參考時鐘信號，通過時鐘分發模塊生成N路虛擬時鐘信[0047]獲取所述第N路虛擬時鐘信號與所述參考時鐘信號的延時誤差，并基于所述延時89[0070]這種雙倍數據速率的技術是DDR內存名稱的由來，也是其實現高速操作的關鍵。模塊的針腳數，以保持并行數據的高速傳輸。例如，DDR5的最高內存傳輸速度能達到[0077]在本實施例中，從圖2中可知，數據接收端和數據發送端之間設置有一路心跳鏈生成的狀態編碼能夠表示數據接收端的當前工作狀態與數據接收端在鏈路訓練過程中的根據第一訓練碼型和第一碼型計算誤碼率，第一碼型是數據接收端基于N路虛擬時鐘信號[0086]由于延時模塊用于在誤碼率高于預設誤碼率的情況下，對N路虛擬時鐘信號分別路虛擬時鐘信號與所述參考時鐘信號的延時誤差，根據所述延時誤差確定所述第N路數據[0092]在本實施例中，數據接收端在將第N路虛擬時鐘信號與第N路數據信號的中心對[0093]在一種具體的實施例中，所述根據所述延時誤差確定所述第N路數據信號是否存路虛擬時鐘信號~第N路虛擬時鐘信號與參考時鐘信號延時，即第1路數據信號~第N路數據信號分別與參考時鐘信號的延時誤差。倘若延時誤差大于或者等于半個參考時鐘信號周[0100]選擇在延時誤差最大的存在數據錯位的一路數據信號傳[0101]因此延時誤差最大的存在數據錯位的一路數據信號傳輸完成的時鐘跳變沿時此[0114]由于不同虛擬時鐘第1路虛擬時鐘信號~第N路虛擬時鐘信號可能存在跨時鐘周期總線數據傳輸系統解決并行總線數據傳輸過程中的數據是因為跳變沿有一定的抖動以及邊沿爬升能力有限造成的，另外第1路數據信號~第N路數據信號在傳輸同樣的信號時無法做到同步，這是因為在行接口位寬變大等長設計越發困送端輸出的第一狀態編碼為0001…0001…000連續編碼，此時數據發送端會通過控制寄存器，控制數字編碼發生器生成與第一狀態編碼對應的第一訓練碼型，第一訓練碼型為0101…0101…0101連續同樣的N路時鐘同步碼型，然后基于N路虛擬時鐘信號對接收到的N[0124]參照圖10，圖10是本申請實施例提供的非等長并行總線為0011…0011…0011，告知數據發送端需要做延時判斷，數據發送端控制延時碼型8bit號最后一路碼型的時鐘延時。根據延時大小對并口數據做緩沖組合以消除數據錯位的問號數據與第N路數據信號隨著參考時鐘信號的第8個周期同時被述第一碼型是所述數據接收端基于所述N路虛擬時鐘信號對接收到的所述N路數據信號采[0134]在所述誤碼率高于預設誤碼率的情況下，對所述N路虛擬時鐘信號分別進行延時[0138]獲取所述第N路虛擬時鐘信號與所述參考時鐘信號的延時誤差，并基于所述延時計算機程序被處理器執行時，實現如本申請實施例所述的并行總線數據傳輸方法中的步使得通過計算機或其他可編程數據處理終端設備的處理器執行的指令產生用于實現在流[0145]這些計算機程序指令也可存儲在能引導計算機或其他可編程數據處理終端設備計算機或其他可編程終端設備上執行的指令提供用于實現在流程圖一個流程或多個流程包括優選實施例以及落入本發明實施例范圍的所有變