2025年CPU設計真題專項訓練卷

2025年CPU設計真題專項訓練卷考試時間：______分鐘總分：______分姓名：______一、選擇題（每題2分，共20分）1.下列哪一項不屬于CPU的主要功能？A.指令控制B.操作控制C.時間控制D.數據存儲2.RISC指令集架構的主要特點不包括？A.指令格式規整B.指令執行時間固定C.指令種類繁多D.大部分指令可單周期執行3.在典型的CPUdatapath中，下列哪個部件通常用于暫存從主存讀取的數據？A.程序計數器（PC）B.累加器（Acc）C.數據寄存器（DR）D.地址寄存器（AR）4.硬布線控制器和微程序控制器相比，其主要缺點是？A.控制信號產生邏輯復雜B.控制器本身需要占用較大的片外存儲器C.不支持指令集的擴展D.響應速度相對較慢5.下列哪種尋址方式中，指令中直接給出操作數的地址？A.立即尋址B.直接尋址C.寄存器尋址D.間接尋址6.一個單周期CPU執行一條R型指令（假設需要訪問內存兩次），其執行時間大約是時鐘周期的？A.1倍B.2倍C.3倍D.4倍7.流水線技術的主要目的是？A.提高CPU的主頻B.增加CPU的寄存器數量C.實現指令級的并行處理，提高吞吐率D.簡化CPU的控制器設計8.在流水線執行過程中，由于后一指令需要使用前一指令的運算結果而導致的沖突稱為？A.結構沖突B.數據沖突（數據冒險）C.控制沖突D.時序沖突9.采用直接映射方式時，Cache中的每一行？A.可以映射主存中的任意一塊B.只能映射主存中的一塊C.只能映射主存中連續的幾塊D.映射到主存的特定區域10.假設Cache采用4路組相聯映射，Cache容量為16K字節，每行256字節，則其總行數為？A.16B.32C.64D.128二、填空題（每空1分，共15分）1.計算機體系結構通常分為硬件和軟件兩大部分，其中硬件部分是軟件運行的基礎，軟件部分為硬件賦予生命。2.指令集體系結構（ISA）是計算機體系結構的，它規定了計算機硬件能執行的所有指令的格式、功能和操作。3.CPU執行一條指令大致需要經過取指、譯碼、執行等階段，這些階段在時間上是可以的，這就是流水線技術的基礎。4.在微程序控制器中，控制序列的存儲位置通常在中。5.當CPU需要訪問內存時，地址信息由提供。6.如果一條指令的執行時間固定為T周期，則執行n條這樣的指令所需的總時間為。7.為了解決流水線中的數據冒險，常用的方法有、插入氣泡（暫停）和向前轉發（數據旁路）。8.Cachehit時，CPU訪問主存的次數為次；Cachemiss時，CPU訪問主存的次數為次。9.浮點數運算通常比定點數運算。10.帶權加速比（WeightedSpeedup）S_W通常定義為/T，其中S是加速比，W是程序執行時間中乘法運算所占的比重。三、簡答題（每題5分，共20分）1.簡述硬布線控制器和微程序控制器的區別。2.什么是數據通路？簡述CPU數據通路中的主要部件及其功能。3.什么是流水線沖突？列舉三種主要的流水線沖突類型。4.簡述Cache的基本工作原理。四、分析題（每題10分，共20分）1.某CPU采用4級流水線（IF：取指，ID：譯碼，EX：執行，WB：寫回），假設指令在各級流水線段的執行時間（包括延遲和吞吐時間）均為1個時鐘周期。若某程序由100條指令組成，其中90%的指令都是順序執行，其余10%的指令發生數據冒險，導致需要插入1個時鐘周期的暫停（bubble）。請計算該程序的總執行時間（以時鐘周期為單位）。2.假設一個直接映射的Cache，其容量為16KB，每行（Block）大小為128字節。主存容量為1MB，按字節編址。當CPU訪問主存地址`HFFFE0H`時，請計算：①該主存塊（Block）在Cache中的行號是多少？②如果該塊已存在于Cache中（即發生Hit），其對應的Cache地址（標記+索引+有效位）是什么？③如果該塊不在Cache中（即發生Miss），需要從主存讀取到Cache，請給出其在Cache中的地址（標記+索引+有效位）。（注：地址`HFFFE0H`的高4位`HFF`為標記，中間7位`HFE0`為索引，低3位`H0`為有效位/塊內地址）五、設計題（共25分）設計一個簡單的單周期CPUdatapath，用于執行以下三條RISC指令：*`ADDR1,R2,R3`：將寄存器R2和R3的內容相加，結果存入R1。*`SUBR1,R2,R3`：將寄存器R2和R3的內容相減，結果存入R1。*`MULR1,R2,R3`：將寄存器R2和R3的內容相乘，結果存入R1。要求：1.繪制datapath的邏輯框圖，標明所有主要寄存器（PC、IR、MAR、MDR、R0-R3、ALU輸出等）、ALU、多路選擇器（MUX）以及必要的控制信號。（注：可簡化表示，如不畫出所有控制信號線）2.簡要說明ALU需要實現哪些功能，以及如何通過控制信號選擇不同的功能。3.簡述數據是如何在datapath中流動的，特別是對于`ADD`指令。試卷答案一、選擇題1.D2.C3.C4.B5.B6.B7.C8.B9.B10.C二、填空題1.接口2.指導3.重疊4.控制存儲器（或控制存儲器）5.地址寄存器（AR）/程序計數器（PC）6.nT7.插入氣泡（暫停）/轉發（數據旁路）8.1，29.更復雜/耗時10.W*S三、簡答題1.解析：硬布線控制器使用組合邏輯電路直接根據指令操作碼和狀態生成控制信號，速度快，但設計復雜，不易修改和擴展。微程序控制器使用微指令在控制存儲器中存儲控制序列，通過微地址產生下一微指令地址，設計相對靈活，易于修改和擴展，但速度相對較慢，且控制器本身需要額外的存儲器。2.解析：數據通路是CPU內部傳輸數據的通道和部件集合。主要部件包括：寄存器組（如PC、IR、DR、通用寄存器、狀態寄存器等）、ALU（算術邏輯單元）、數據總線、地址總線、多路選擇器（MUX，用于選擇數據源）、以及連接這些部件的控制器產生的控制信號線。數據通路負責在指令執行的不同階段（取指、譯碼、執行、寫回）之間傳遞指令、操作數和運算結果。3.解析：流水線沖突是指在流水線執行過程中，由于資源限制或數據依賴關系，導致指令無法按預期順序或時間完成操作而發生的障礙。主要類型有：結構沖突（硬件資源不足，如只有一個內存端口）；數據沖突（數據冒險），又可分為：RAW（后一指令需要用前一指令的結果，Forwarding/bypassing可緩解）、WAR（后一指令的結果被前一指令使用）、WAW（后一指令的結果被同一指令的另一個操作數使用）；控制沖突（分支指令的預測錯誤導致后續指令送入流水線后被沖走）。4.解析：Cache的基本工作原理是利用速度更快、容量更小的高速緩存（Cache）存儲近期頻繁訪問的主存數據副本。當CPU訪問內存時，系統首先在Cache中查找所需數據（命中Hit）還是未找到（未命中Miss）。若命中，直接從Cache提供數據，速度極快；若未命中，則需要從較慢的主存中讀取所需數據塊，同時將該數據塊調入Cache，并可能替換掉Cache中已有的某個塊（替換算法）。這樣，大部分近期訪問的數據都存放在Cache中，從而大大提高了內存訪問速度。四、分析題1.解析：*順序執行的90%指令，每條指令需要4個時鐘周期（IF+ID+EX+WB）。總耗時=90*4=360周期。*發生數據冒險的10%指令（10條），每條指令需要插入1個氣泡，總耗時=4（正常執行）+1（暫停）=5周期。10條指令總耗時=10*5=50周期。*程序總執行時間=360+50=410個時鐘周期。2.解析：*①主存地址`HFFFE0H`。Cache行大小為128字節，即`H0080H`。將地址右移7位（去掉塊內地址和行號），得到`HFF80H`。再右移3位（去掉塊內地址），得到`HFFH`。這是組號（索引），也是Cache地址中的索引部分。*②若發生Hit，標記是地址的高位部分，即`HFFH`。索引已知為`HFFH`。有效位（Validbit）通常為1。Cache地址為`標記|索引|有效位`=`HFFH|HFFH|1`=`HFFFH`。*③若發生Miss，需要將主存塊調入Cache。Cache采用直接映射，主存塊地址`HFFFE0H`的索引`HFFH`決定了它將放入Cache的第`HFFH`行。標記是去掉索引和塊內地址的部分，即`HFF`。因此，在Cache中，該塊地址為`標記|索引|有效位`=`HFFH|HFFH|0`（假設未命中時有效位為0）=`HFF0H`。（注：這里假設Cache行地址由標記+索引組成，有效位單獨考慮，實際Cache行地址可能包含標記和索引的全部或部分，具體取決于設計，此答案按最常見方式解讀）。五、設計題1.解析：繪制datapath框圖需要包含以下核心元素：*寄存器：PC（程序計數器），IR（指令寄存器），MAR（主存地址寄存器），MDR（主存數據寄存器），R0-R3（通用寄存器），ALU輸出暫存寄存器（可選，但有助于清晰）。*ALU：用于執行加法、減法、乘法運算。需要輸入R2和R3的值，根據控制信號選擇運算類型，輸出結果。*多路選擇器（MUX）：至少需要一個，用于在寫回階段選擇ALU的輸出或某個寄存器的輸出（例如，分支指令時選擇PC+4或分支目標地址）送往R1。可能還需要在MDR寫入寄存器前選擇數據源（來自內存還是ALU）。*數據流：PC指向內存地址，內存地址送MAR，內存操作（讀/寫）結果送MDR。MDR內容送MUX，MUX選擇的數據送R1或ALU輸入。R0-R3的內容送ALU或作為數據源。ALU結果送寫回目的地（R1）。*控制信號：需要控制信號來選擇哪個寄存器組的數據被讀入ALU或寫回寄存器，選擇ALU執行哪種運算，控制內存讀寫操作，以及控制MUX的數據來源。控制信號通常由指令操作碼和狀態位（如標志位）產生。*框圖應清晰展示各部件及其連接關系，并標注關鍵寄存器和可能的控制信號（如`MemRead`,`MemWrite`,`RegWrite`,`ALUOp`,`ALUSrc`,`RegDst`等，可根據具體設計簡化或增減）。2.解析：該CPU需要實現至少三種運算：加法（+）、減法（-）、乘法（*）。ALU應能支持這些基本運算。*通過控制信號`ALUOp`來選擇運算類型。例如，`ALUOp=00`可選加法，`ALUOp=01`可選減法，`ALUOp=10`可選乘法。*控制信號`ALUSrc`用于選擇ALU的另一個輸入是來自寄存器文件還是內存數據（MDR）。對于這三條指令，ALU的兩個輸入通常都來自寄存器文件（R2和R3），所以`ALUSrc`可設為固定值（如0），表示選擇R2或R3作為第二輸入。*控制信號`RegDst`用于選擇寫回操作的結果存入哪個寄存器。對于`ADD`和`SUB`，結果存入R1；對于`MUL`，結果也存入R1。`RegDst`需要根據指令操作碼來設置。3.解析：以`ADDR1,R2,R3`為例，數據流如下：1.PC指向當前指令地址，送MAR，從主存讀取指令到MDR，指令解碼后送IR。2.根據IR中的操作碼，產生控制信號。假設`RegDst=1`,`ALUSr