微電子器件第七章MOS場效應晶體管

微電子器件原理第七章MOS場效應晶體管1第七章MOS場效應晶體管§7.1基本結構和工作原理§7.2閾值電壓§7.3I-V特性和直流特性曲線§7.4頻率特性§7.5功率特性和功率MOSFET結構§7.6開關特性§7.7擊穿特性§7.8溫度特性§7.9短溝道和窄溝道效應2§7.1MOSFET基本結構和工作原理一、MOSFET的基本結構二、MOSFET的基本工作原理三、MOSFET的分類3一、MOSFET的基本結構N溝道增強型MOSFET結構示意圖§7.1MOSFET基本結構和工作原理圖7-1n溝MOSFET結構示意圖

4一、MOSFET的基本結構§7.1MOSFET基本結構和工作原理56一、MOSFET的基本結構§7.1MOSFET基本結構和工作原理7§7.1MOSFET基本結構和工作原理8二、MOSFET的基本工作原理MOSFET的基本工作原理是基于半導體的“表面場效應”當VGS=0V時，漏源之間相當兩個背靠背的二極管，在D、S之間加上電壓不會在D、S間形成電流。當柵極加有電壓0＜VGS＜VT時，通過柵極和襯底間的電容作用，將靠近柵極下方的P型半導體中的空穴向下方排斥，出現了一薄層負離子的耗盡層。耗盡層中的少子將向表層運動，但數量有限，不足以形成溝道，將漏極和源極溝通，所以不足以形成漏極電流ID。§7.1MOSFET基本結構和工作原理圖7-2MOSFET的物理模型9二、MOSFET的基本工作原理§7.1MOSFET基本結構和工作原理10二、MOSFET的基本工作原理柵源電壓對溝道的影響§7.1MOSFET基本結構和工作原理11二、MOSFET的基本工作原理漏源電壓對溝道的影響§7.1MOSFET基本結構和工作原理12三、MOSFET的分類類型n溝MOSFETp溝MOSFET耗盡型增強型耗盡型增強型襯底p型n型S、D區n+區p+區溝道載流子電子空穴VDS>0<0IDS方向由D→S由S→D閾值電壓VT<0VT>0VT>0VT<0電路符號GBSDGBSDGBSDGBSD§7.1MOSFET基本結構和工作原理13§7.2MOSFET的閾值電壓一、MOSFET的閾值電壓表達式二、影響MOSFET閾值電壓的諸因素分析三、關于強反型狀態14§7.2MOSFET的閾值電壓一、MOSFET的閾值電壓表達式MOSFET的閾值電壓VT是柵極下面的半導體表面呈現強反型，從而出現導電溝道時所加的柵源電壓。1.MOS結構中的電荷分布2.強反型條件3.理想MOS結構的閾值電壓4.實際MOS結構的閾值電壓圖7-5MOS結構強反型時的能帶圖(a)和電荷分布(b)

15§7.2MOSFET的閾值電壓一、MOSFET的閾值電壓表達式2.強反型條件強反型：是指半導體表面積累的少數載流子的濃度達到和超過體內平衡多子濃度的狀態表面勢：半導體表面的電勢VS16§7.2MOSFET的閾值電壓一、MOSFET的閾值電壓表達式2.強反型條件

半導體表面能帶彎曲至表面勢等于兩倍費米勢時，半導體表面呈現強反型狀態。17§7.2MOSFET的閾值電壓一、MOSFET的閾值電壓表達式圖7-6表面電子濃度與表面勢的關系

18§7.2MOSFET的閾值電壓一、MOSFET的閾值電壓表達式3.理想MOS結構的閾值電壓表面耗盡層反型層載流子的屏蔽作用場感應結理想MOS結構忽略氧化層中電荷的影響不計金屬-半導體功函數差理想MOS結構的閾值電壓19§7.2MOSFET的閾值電壓一、MOSFET的閾值電壓表達式3.理想MOS結構的閾值電壓2021§7.2MOSFET的閾值電壓一、MOSFET的閾值電壓表達式4.實際MOS結構的閾值電壓平帶電壓VFB柵源電壓：抵消金-半之間接觸電勢差補償氧化層中電荷建立耗盡層電荷（感應結）提供強反型的2倍費米勢22§7.2MOSFET的閾值電壓二、影響MOSFET閾值電壓的諸因素分析1、VDS2、VBS●●●●●●●●●1.偏置電壓的影響2.柵電容Cox3.功函數差Φms4.襯底雜質濃度的影響5.氧化膜中電荷的影響23§7.2MOSFET的閾值電壓二、影響MOSFET閾值電壓的因素1.偏置電壓的影響2.柵電容Cox3.功函數差Φms4.襯底雜質濃度的影響5.氧化膜中電荷的影響qVsEcEvEiEFVs=2fFEcEvEFpqfFqfFqVsEFnEi2425§7.2MOSFET的閾值電壓二、影響MOSFET閾值電壓的諸因素分析1.偏置電壓的影響2.柵電容Cox3.功函數差Φms4.襯底雜質濃度的影響5.氧化膜中電荷的影響Cox為MOS結構柵下氧化層的電容，與介電常數及介質層厚度有關。Cox越大，單位電壓的變化引起的電荷變化越大，或閾值電壓越小制作薄而致密的優質氧化層，可在一定程度上達到提高Cox的目的選用高介電常數材料，如Si3N4、Al2O3并用SiO2過渡以減少界面態，形成所謂MNOSFET和MAOSFET26§7.2MOSFET的閾值電壓二、影響MOSFET閾值電壓的諸因素分析1.偏置電壓的影響2.柵電容Cox3.功函數差Φms4.襯底雜質濃度的影響5.氧化膜中電荷的影響功函數：某種材料的費米能級與真空中自由電子能級之差修正功函數：在MOS結構中，金屬和半導體中費米能級與SiO2導帶邊緣的能量差電子親和勢：從導帶到真空的電勢能，對于半導體，在表面處將一個導帶底上的電子移到真空中所需做的功，即c=E0-Ec真空E0EFMEcEvEFSEiEc(SiO2)En27§7.2MOSFET的閾值電壓二、影響MOSFET閾值電壓的諸因素分析1.偏置電壓的影響2.柵電容Cox3.功函數差Φms4.襯底雜質濃度的影響5.氧化膜中電荷的影響

可見，半導體功函數（修正功函數）與摻雜濃度有關，反映在En或費米勢上（費米能級EFS的位置），每2個數量級約0.1V（eV)真空E0EFMEcEvEFSEiEc(SiO2)En28每2個數量級約0.1V（eV)929金屬與半導體的功函數（修正功函數）各不相同，當它們形成MOS結構時，為滿足熱平衡時費米能級處處相等的要求，將在半導體表面引起能帶彎曲30為消除功函數差引起的能帶彎曲以使硅中無電場，所需“另加的”柵壓就是功函數差（修正功函數差）對應的電壓——平帶電壓（中的Vms)EFMEcEvEFSEiAlSiO2P-SiEFMEcEvEFSEiAlSiO2P-SiEg/231符號問題例子：Al-p-Si(NA=1014cm-3)MOS結構接觸后，金屬電位高于半導體，相當于正電壓作用，使表面能帶向下彎曲。欲使之平直，需在金屬側加一負壓在n溝MOSFET中在正的閾值電壓中減去Vms，相當于正的Vms已使能帶下彎，再加上一點正壓使表面勢達到2倍費米勢即可。同樣，Qox>0，則也應減去相應電壓3233§7.2MOSFET的閾值電壓二、影響MOSFET閾值電壓的諸因素分析1.偏置電壓的影響2.柵電容Cox3.功函數差Φms4.襯底雜質濃度的影響5.氧化膜中電荷的影響NA(ND)通過費米勢（以及功函數）影響VT每2個數量級約0.1V(eV)影響不大真空E0EFMEcEvEFSEiEc(SiO2)En34§7.2MOSFET的閾值電壓二、影響MOSFET閾值電壓的諸因素分析1.偏置電壓的影響2.柵電容Cox3.功函數差Φms4.襯底雜質濃度的影響5.氧化膜中電荷的影響NA(ND)通過場感應結耗盡層空間電荷影響VT體效應系數35襯底雜質濃度越大，其變化對VT的影響越大，是因為雜質濃度越大，越不易達到表面強反型。同時可見：tox通過Cox影響VT圖7-10襯底雜質濃度對閾值電壓的影響

36襯底反偏VBS通過NA(ND)影響QBmax，從而改變VT即不同的NA下，VBS對VT的影響也不同371.偏置電壓的影響2.柵電容Cox3.功函數差Φms4.襯底雜質濃度的影響5.氧化膜中電荷的影響圖7-11襯底偏置電壓所產生的閾值電壓漂移隨襯底濃度的變化

381.偏置電壓的影響2.柵電容Cox3.功函數差Φms4.襯底雜質濃度的影響5.氧化膜中電荷的影響襯底雜質濃度N可以通過φF、Vms及QBmax影響VT，其中影響最大者為QBmax，故現代MOS工藝中常用離子注入技術調整溝道區局部N來調整VTNs為注入劑量綜上所述：39§7.2MOSFET的閾值電壓二、影響MOSFET閾值電壓的諸因素分析1.偏置電壓的影響2.柵電容Cox3.功函數差Φms4.襯底雜質濃度的影響5.氧化膜中電荷的影響界面態電荷（界面陷阱電荷）半導體表面晶格周期中斷，存在“懸掛鍵”（高密度局部能級）。束縛電子帶負電荷，俘獲空穴則帶正電荷。這種由懸掛鍵引起的表面電子狀態稱為表面態，與SiO2交界，又稱界面態其帶電狀態與能帶彎曲有關，且有放電馳豫時間，應盡量降低其密度圖7-12SiO2-Si系統中的電荷40固定氧化物電荷可動離子電荷電離陷阱電荷位于界面SiO2側20nm的區域內，密度約1011cm-2，帶正電荷。一般認為是界面附近存在未充分氧化的Si離子—過剩硅離子及氧空位特點：固定正電荷，不隨表面勢或能帶彎曲程度而變化與硅摻雜濃度及類型無關，與SiO2膜厚度無關與生長條件（氧化速率）、退火條件和晶體取向有關起因于進入SiO2層中的Na+、K+、Li+等輕堿金屬離子及H+離子特點：室溫可動，溫度和電場作用可使之移動。X-射線、γ射線、高能/低能電子束等照射SiO2膜時產生電子-空穴對，若同時存在電場，則電場使電子-空穴分離，正柵壓的電場使部分電子移向柵極并泄放，多余空穴在未被硅側電子補償時積聚在界面附近形成正電荷層4142上述4種電荷的作用統歸于Qox——等效電荷電荷本身與半導體表面的距離不同，對表面狀態的影響也不同。距離越近，影響越強。故等效為界面處的薄層電荷由Vms、Qox及N的共同作用使器件呈增強型或耗盡型對n-MOS：Qox若較大，則易為耗盡型。欲得增強型，需控制Qox，并適當提高襯底濃度對p-MOS：VT總是負值，易為增強型。欲得耗盡型，需采用特殊工藝或結構，如制作p預反型層，或利用Al2O3膜的負電荷效應，制作Al2O3/SiO2復合柵等。43當NA<1015cm-3時，VT基本與NA無關而由Qox決定當NA>1015cm-3時，VT隨NA上升明顯，且逐漸由負變正隨Qox增大，轉變點對應的NA增大當Qox>1012cm-2時，即使NA>1017cm-3，仍有VT<0所以，欲獲得增強型(VT>0)，可以提高襯底濃度NA降低氧化層中電荷量Qox圖7-13室溫下Al柵MOS結構VT隨N、Qox變化的理論曲線（VBS=0）

44§7.2MOSFET的閾值電壓三、關于反型程度劃分的討論在以前的討論中，以表面勢達到2倍費米勢，即反型層載流子濃度等于體內多子濃度為表面強反型的標志實際上，MOS器件工作在不同的柵壓下，其反型程度和反型載流子濃度變化規律也不同圖7-6表面電子濃度與表面勢的關系

4546MOS結構中半導體表面電荷密度與表面勢的關系47圖7-14耗盡層及反型層電荷及其總電荷與表面勢的關系曲線48弱反型區dVs/dVGB較大，且近似為常數，而強反型時斜率變得很小，中反型區過渡綜上所述：1、Vs=2φF時，ns=pB0，但Qn很小，故在前述討論中忽略是合理的2、Vs=2φF時，Qn很小，以至在中反型區內變化緩慢，其屏蔽作用和xdmax的真正實現都有較大誤差。故當VGB較大時，假定Vs=2φF進入強反型，才不會引入太大誤差。3、強反型需要Qn的屏蔽作用，使xd→xdmax。Vs=2φF時，ns=pB0是以所用襯底的濃度為標準，若NA很低，則ns也將很小，故是相對標準，不能保證屏蔽作用。圖7-15表面勢與柵-襯底電壓的關系49圖7-16單位面積反型層電荷與柵-襯底電壓的關系

50§7.3MOSFET的I-V特性和直流特性曲線一、MOSFET的電流-電壓特性三、MOSFET的特性曲線四、MOSFET的直流參數二、弱反型（亞閾值）區的伏安特性

51§7.3MOSFET的I-V特性和直流特性曲線一、MOSFET的電流-電壓特性目的：方法：獲得IDS隨VGS和VDS的變化關系，即BCoxGVFB52xnnp0y1y2y3ynxyzx,y,znnn0MOSFET溝道中載流子分布示意圖JFET溝道中載流子分布示意圖xyy1y2y353圖7-17n溝MOSFET結構(a)及電荷分布(b)示意圖54假設：源接觸電極與溝道源端之間、漏接觸電極與溝道漏端之間的壓降可忽略反型層中載流子的遷移率μn為常數溝道電流為漂移電流溝道與襯底之間的反向泄漏電流為零跨過氧化層而保持反型層電荷的沿x方向的電場分量Ex與溝道中使載流子沿溝道長度y方向運動的電場分量Ey無關，且即滿足緩變溝道近似溝道電場y方向變化很小y方向電場也很小55計算：強反型情況下，離開源端y處，表面感應總電荷面密度Qs(y)溝道電流ID沿溝道y方向產生壓降V(y)，此時表面勢MOS結構強反型所需柵壓其中故表面開始（已經）強反型時BCoxGVFB56此時，場感應結耗盡層中（電離受主）電荷面密度p-n結外加電壓p-n結接觸電勢差則說明強反型后，多余的VGS用于Qn(y)由歐姆定律57n溝MOSFET基本I-V方程58

因為，當VDS很小時，溝道壓降影響甚微，溝道中各處電子濃度近似相同，整個溝道近似為一個歐姆電阻，其阻值為：59VDSIDSVGSVGS'I'DsatVGS-VTIDsat①②③非飽和區

因為，當VDS很小時，溝道壓降影響甚微，溝道中各處電子濃度近似相同，整個溝道近似為一個歐姆電阻，因為VDS增大，溝道壓降V(y)由源到漏上升，使柵絕緣層上壓降由源到漏下降，反型層逐漸減薄，QB增加，Qn減小此時，溝道漏端反型層消失，溝道被夾斷（預夾斷），漏極電流達最大值Idsat稱飽和漏源電流溝道夾斷在y=L點時對應的VDS=VGS-VT，稱為飽和漏源電壓VDsat=VDsat夾斷點處保持V(y)=VDsat=VGS-VT的溝道壓降，并隨VDS的增加而向源端移動，夾斷點與溝道漏端之間形成夾斷區增加的漏源電壓降落在夾斷區上，夾斷區電場增大，緩變溝道近似不再成立6061關于絕緣層中的電場Eox：在源端y=0，tox兩側壓降Vox為VGS(>VT)，Eox由柵極指向源極隨y增大，V(y)，tox兩側壓降為VGS-V(y),Eox由柵極指向溝道區在夾斷點，V(y)=VGS-VT(VDsat)，tox兩側壓降為VT，Eox由柵極指向溝道區在夾斷點漏端側某處V(y)=VGS，Vox=0，Eox=0對于耗盡型nMOSFET，VT<0，VDsat>VGS，則在夾斷點源端側有Eox=0金屬柵極SiO2n+n+y0LtoxSDGVGSVGSV(y)0VGSVGSVGSVGS-VTEox=0VDS62曾經假設溝道載流子遷移率為常數實際上，由于Ex的散射，以及半導體表面存在更多的缺陷和其它散射中心，使溝道載流子遷移率比體內的遷移率低得多另外，遷移率的變化與垂直方向場強Ex密切相關關于溝道中載流子遷移率63亞閾值電流：VGS<VT時，器件處于弱反型狀態的漏極電流從轉移特性曲線可以看出：強反型導電到亞閾值導電是連續過渡的。亞閾值電流對器件的影響：1.增大截止漏極電流2.開關特性變壞（開關時間）3.增大動態功耗4.開關電路動態噪聲容限5.動態電路結點電平的保持6.信號失真以及噪聲弱反型狀態：§7.3MOSFET的I-V特性和直流特性曲線二、弱反型（亞閾值）區的伏安特性

存在亞閾值電流，且與強反型電流規律不同。64無論長溝或短溝MOSFET，ID并不在VGS＝VT時突然截止，VGS<VT時仍有微（較）小電流從漏極流向源極，這個電流被稱為亞閾值電流或次開啟電流，通常用IDsub表示。

亞閾值導電與強反型導電的機構不相同。強反型溝道電子的主要運動方式是漂移，溝道電流的主要成分是漂移流。而在亞閾值區，漏極電流仍然是電子電流，但是溝道電子的主要運動方式是擴散．亞閾值電流的主要成分是擴散流。

柵源電壓調變溝道區的表面勢，源區到溝道區之間的電子勢壘高度依賴于溝道區表面勢。隨著柵極電位升高，表面勢數值增大，溝道區源端電子勢能降低，從源區到溝道區的電子勢壘高度因而下降，于是從源區就會向溝道區注入更多的電子，從而使亞閾值電流增大。短溝道中的亞閾值導電與npn晶體管基區中的電流傳輸相似。6566(7-34)根據上述分析可得亞閾值漏極電流:

(7-37)定義反型層內電勢下降kT/q時的距離為有效溝道厚度，則近似有

在閾值電壓附近的弱反型區中，漏極電流隨表面勢VS的增大而以指數關系上升。對于漏源電壓VDS，當其大于約3kT/q時，其所在指數項迅速減小而趨于零。即當漏源電壓超過3kT/q以后，弱反型亞閾值漏極電流幾乎與漏源電壓無關。67圖7-19長溝道MOSFET的亞閾值特性[6]襯底偏置(VBS)影響閾值電壓。當VGS<VT時，亞閾值漏極電流確實是隨柵源電壓VGS的增大而呈指數規律上升，而且幾乎與漏源電壓無關。

68§7.3MOSFET的I-V特性和直流特性曲線三、MOSFET的特性曲線1、輸出特性曲線非飽和區飽和區截止區輸出特性曲線描繪IDS~VDS(VGS)關系曲線分4個區：非飽和區：VDS<VDsat,，IDS~VDS近似線性關系，可調電阻區飽和區：VDsat<VDS<BVDS，溝道漏端夾斷，IDS達飽和值IDsat截止區：半導體表面沒有強反型導電溝道，僅有反向漏電流擊穿區：反偏漏-襯結擊穿，IDS劇增69圖(a)是以襯底電位為參考點，以VGB為參量的輸出特性圖(b)是以源極電位為參考點，以VGS為參量的輸出特性由于參考電位的不同，圖(a)相當于圖(b)向右平移VSB，即VDB比VDS大VSB，VDB=VDS+VSB同時，VGB=VGS+VSB（左、右兩圖中對應曲線的溝道導電狀況相同）襯底偏置（背柵）的作用70均以源極為參考電位時，隨襯底反偏增大，漏極電流減小

襯底反偏增大使半導體表面耗盡層加寬，電荷增加，反型溝道中載流子（電荷）減少，導電能力減小計算電流-電壓方程時僅考慮了V(y)的作用，未計入VBS圖7-21不同VSB值下的MOSFET輸出特性曲線

71§7.3MOSFET的I-V特性和直流特性曲線三、MOSFET的特性曲線2、轉移特性曲線

作為電壓控制器件，轉移特性表征柵源輸入電壓VGS對漏源輸出電流IDS的控制能力與JFET一樣，MOSFET的轉移特性可從輸出特性曲線族上得到耗盡型MOSFET增強型MOSFET72耗盡型增強型P溝n溝P溝n溝電路符號轉移特性輸出特性73§7.3MOSFET的I-V特性和直流特性曲線四、MOSFET的直流參數1、閾值電壓VT對耗盡型器件，又稱夾斷電壓；對增強型器件，又稱開啟電壓它是通過VGS的變化，使導電溝道產生/消失的臨界電壓，是VGS能夠：①抵消金-半接觸電勢差②補償氧化層中電荷③建立耗盡層電荷（感應結）④提供反型的2倍費米勢74§7.3MOSFET的I-V特性和直流特性曲線四、MOSFET的直流參數2、零柵壓漏源電流IDSS定義：當VGS=0時的飽和漏源電流。對于耗盡型MOSFET，VGS=0時已有導電溝道。IDSS對應于VGS=0時輸出特性曲線飽和區的電流值，或者轉移特性曲線與縱軸的交點，故又稱飽和漏極電流（不同于IDsat）

。可見：IDSS與原始溝道導電能力有關：寬長比、遷移率、原始溝道厚度(VT~ns)、Cox……75§7.3MOSFET的I-V特性和直流特性曲線四、MOSFET的直流參數3、導通電阻對于增強型MOSFET，VGS=0時，源、漏之間為兩背靠背的p-n結，VDS作用下，VGS=0時的IDS為截止漏電流。實際上是p-n結的反向漏電流，對Si-p-n結主要是勢壘產生電流。工作在非飽和區的MOSFET，當VDS<<VGS-VT時，輸出特性是直線（線性區），溝道的導電能力相當于一個電阻（壓控電阻）。定義：VDS很小時，VDS與IDS之比為導通電阻，記為Ron.76§7.3MOSFET的I-V特性和直流特性曲線四、MOSFET的直流參數4、柵源直流輸入阻抗RGS5、最大耗散功率PCM柵源直流絕緣電阻。取決于柵氧化層的絕緣電阻值。一般在109Ω以上。MOSFET輸入阻抗遠高于BJT和JFET耗散功率PC將轉變為熱量使器件升溫，性能劣化。保證器件正常工作所允許的PC為PCM，或稱最大功耗。MOSFET的耗散功率主要耗散在溝道區，特別是夾斷區。777879現象：IDSS很大，超出設計要求，夾斷電壓高。原因：襯底材料雜質補償嚴重；柵絕緣層中正離子過多。現象：夾不斷。還有點漏電。原因：柵極斷裂；局部溝道穿通；p-n結退化，漏電。現象：漏源穿通，短路。原因：柵氧化層斷裂；擴散沾污使漏源短路；光刻針孔導致漏源經鋁柵短路。80現象：跨導小原因：工藝原因造成漏、源串聯電阻過大；工藝原因造成表面遷移率嚴重下降。現象：駝背，過渡區出現塌陷原因：刻鋁電極時對版不準。現象：飽和特性不好，飽和區不夠平坦。原因：襯底材料電阻率太高；工藝原因導致溝道顯著變短。81現象：低擊穿，擊穿電壓低。原因：擴散時磷沾污，在漏結處出現合金點；各種原因導致溝道變短，源漏勢壘穿通；

p-n結劣化，擊穿電壓下降。現象：尾巴原因：源漏電極與源漏擴散區接觸不良，測試探針與電極接觸不良；源漏區摻雜濃度低；使VDS經一個接觸壓降后才起作用。現象：VGS＝0時，圖示儀顯示雙線。原因：襯底接地不良。82現象：VGS＝0的曲線漂移原因：可動離子沾污；磷硅玻璃中磷含量大；現象：柵電流大，柵源短路。原因：柵氧化層針孔；柵氧化層破壞。83§7.4MOSFET頻率特性一、MOSFET的交流小信號參數二、MOSFET的交流小信號等效電路

三、MOSFET的頻率參數

1、跨導截止頻率2、截止頻率fT3、最高振蕩頻率fM4、溝道渡越時間τ四、提高MOSFET頻率性能的途徑

1、提高遷移率2、縮短溝道長度3、減小寄生電容84§7.5MOSFET頻率特性一、MOSFET的交流小信號參數+--

+-

+SDGBVDS0VGS0VSB0IDMOSFET的柵跨導gm(跨導）小信號襯底跨導gmb小信號漏端電導gds電壓放大系數mΔVGSID+ΔID+--

+-

+SDGBVDS0VGS0VSB0-

+MOSFET的柵跨導gm(跨導）小信號襯底跨導gmb小信號漏端電導gds電壓放大系數mMOSFET的柵跨導gm(跨導）小信號襯底跨導gmb小信號漏端電導gds電壓放大系數mΔVBSID+ΔID+--

+-

+SDGBVDS0VGS0VSB0-

+MOSFET的柵跨導gm(跨導）小信號襯底跨導gmb小信號漏端電導gds電壓放大系數mΔVDSID+ΔID+--

+-

+SDGBVDS0VGS0VSB0-

+MOSFET的柵跨導gm(跨導）小信號襯底跨導gmb小信號漏端電導gds電壓放大系數mΔVGSIDS=c+--

+-

+SDGBVDS0VGS0VSB0-

+ΔVDS-

+85MOSFET的柵跨導gm(跨導）漏極電流微分增量與柵源電壓微分增量之比，表示柵源電壓VGS對漏極電流IDS的控制能力——與JFET的跨導有相同的意義器件工作在非飽和區時，跨導gm僅隨漏極電壓VDS線性增大在飽和區中，跨導gms僅隨柵源電壓VGS線性變化實際MOSFET中的附加串聯電阻導致跨導的實際值低于理論值。實際作用在溝道上的有效柵壓：實際起作用的漏源電壓：86兩者溝道導電能力隨柵源電壓變化規律不同。在JFET中是VGS的平方根與溝道厚度關系。兩者VGS的范圍也不同。VDSIDSVGS=0VGS<0VGS>0MOSFETJFETMOSFET的跨導JFETMOSFET非飽和區跨導與VGS、VDS有關飽和區跨導僅與VGS有關非飽和區跨導gm僅隨VDS線性增大飽和區，跨導gms僅隨VGS線性變化欲使87小信號襯底跨導gmb漏極電流微分增量與襯底偏置電壓微分增量之比，表示襯底偏置電壓VBS對漏極電流IDS的控制能力背柵：襯底偏置——表面耗盡層厚度——空間電荷面密度——反型層電荷密度——溝道導電能力計及空間電荷（耗盡層）影響的I-V方程為：與空間電荷有關項VDS構成V(y)VBS構成反偏按p-n結電壓-電荷規律88《半導體器件物理與工藝》[美]施敏p223b理想結構中忽略或歸入VT關于表面（場感應結）耗盡層電荷關于表面勢Vs和2倍費米勢-VFB-VFB半導體表面電勢和其特征值的關系89從VT通式（7-22）(y)帶入（7-52）從y=0,V(0)=0到y=L,V(L)=VDS積分，可得γ90QBmax張屏英《晶體管原理》P25791QBmax第一項與（7-54）相同，表示柵絕緣層電容控制的表面場效應晶體管的電特性第二項與（6-11）相似，表示溝道壓降和襯底反偏作用下，場感應結非平衡，耗盡層寬度隨之變化的電特性，即JFET特性其中，2φF~VD;VBS~VGS可看作理想MOS與JFET的并聯92小信號漏端電導gds漏極電流微分增量與漏源電壓微分增量之比，表示漏源電壓VDS對漏極電流IDS的控制能力

gds隨VDS增大而線性減小，即由非飽和區向飽和區，IDS隨VDS的變化趨緩，以至進入飽和區不再隨VDS變化

在線性區，即VDS很小，忽略后且正是導通電阻的倒數。93電壓放大系數m漏源電壓微分增量與柵源電壓微分增量之比，表示漏極電流IDS不變，漏源電壓VDS與柵源電壓VGS之間的相對變化關系動態電阻無窮大，但實際MOSFET的動態電阻都是有限值，因為：1、溝道長度調制效應2、漏區電場的靜電反饋效應在飽和區94溝道長度調制效應VDS>VDsat后，夾斷點向源端移動，形成夾斷區，使溝道有效長度縮短L減小，則IDsat增大，說明溝道長度減小，電阻減小。為有限值95漏區電場的靜電反饋效應發自漏區的電力線有部分終止在溝道載流子電荷上，導致隨漏源電壓增大，溝道電子密度增大，溝道電導增大，漏源電流不完全飽和。溝道較短，襯底濃度較低時，漏-襯結和溝-襯結的耗盡層隨VDS很快擴展，圖7-23漏區電場靜電反饋效應示意圖96二、MOSFET的交流小信號等效電路SDGBgd97GSDB本征部分MOSFET小信號參數物理模型SGD0Ly溝道SiO2襯底MOSFET的R、C分布參數模型二、MOSFET的交流小信號等效電路98SGDMOSFET小信號參數等效電路1、柵極電位變化引起溝道電導變化形成交變漏極電流2、輸出交變電壓在漏導上形成電流3、柵極電壓變化對柵漏電容充放電電流99SGDB較完整的MOSFET小信號等效電路Cgs:柵源之間分布電容的等效電容Cgd:等效的柵漏電容Rgs:對柵源電容充放電的等效溝道串聯電阻(≈2/5Ron)Rs、Rd:源、漏區串聯電阻JFET100與JFET比較：1、Cgd定義相同，在線性區各為CG(Cg)的一半2、Cgs定義不同，JFET為CG的一半；MOSFET為CG3、飽和區MOSFET：Cgs占大半，Cgd≈0QI、Qch之與Cgs101§7.4MOSFET頻率特性三、MOSFET的頻率參數

1、跨導截止頻率2、截止頻率fT3、最高振蕩頻率fM4、溝道渡越時間tCgsRgsRLrdsgmsug+-+-usuoug+-交流小信號等效電路輸出特性及負載線輸入輸出+VDDRARBRLMOST線性放大器基本電路102飽和狀態，溝道夾斷，溝道電阻增大CgsRgsRLrdsgmsug+-+-usuoug+-103高頻時——高頻下飽和區跨導1042、截止頻率fTCgsRgsRLrdsgmsug+-+-usuoug+-igid計算fT的等效電路（3個電容）定義：當輸入電流ig與交流短路輸出電流id相等時對應的頻率，記為fT.輸入回路中，Cgs的容抗隨f的上升而減小，使ig上升，同時ug下降，gmug也下降。——取了一級近似105跨導（截止角頻率）從電壓對電流的關系（電壓放大系數）定義標準截止頻率從電流對電流的關系定義標準，要計入3個電容但是，它們都是Cgs上電壓ug隨頻率的變化關系的反映，僅角度不同。106寄生參數的影響：3個電容—并聯在輸入端，對Cgs起分流作用，幫助Cgs增大ig—并聯在輸出端，對輸出電流起分流作用，gmsug的一部分流過該電容，使id減小—連接在輸入、輸出端之間，使輸入電容為密勒效應1073、最高振蕩頻率fMCgsRgsRL=rdsrdsgmsug+-usug+-計算fM的等效電路igidid/2當功率增益Kp=1時對應的頻率為最高振蕩頻率fM當輸入、輸出端均共軛匹配，且認為反饋電容時，有最大功率增益。ug108可見，隨頻率上升，KP下降。當KP=1時，對應的定義為最高振蕩頻率Cgs：減小，容抗上升，ug增大，使有效輸入功率增大gms：增大，同樣輸入條件下，輸出電流增大rds：增大，提高負載電阻（輸出阻抗），同樣電流下，功率提高Rgs：減小，提高ug，提高輸入效率1094、溝道渡越時間t指載流子從源擴散區到達漏擴散區所需時間。溝道中各處電場不同忽略了QBmax隨y的變化110溝道渡越時間是溝道長度與平均場強下漂移速度之比的4/3。多出的1/3與電場分布有關。111§7.4MOSFET頻率特性四、提高MOSFET頻率性能的途徑

1、提高遷移率2、縮短溝道長度3、減小寄生電容112§7.4MOSFET頻率特性四、提高MOSFET頻率性能的途徑

1、提高遷移率①改進工藝：MOST的表面遷移率與SiO2-Si界面及其附近的帶電中心、缺陷以及界面平整度密切相關，若采用合理的工藝，以獲得低界面電荷、高平整度的優質柵氧化層，將會使表面遷移率大為提高。②采用高遷移率材料：最有希望的材料是InP和GaAs。InP薄膜中的電子場效應遷移率的實測值高達7350cm2／Vs。GaAs帶隙寬，其電子遷移率也很高，然而其相當高的界面態電荷密度又使其應用受到限制。利用Si3N4

膜做柵絕緣層可大大降低界面態密度。③盡可能采用n溝MOSFET結構，mn>mp113§7.4MOSFET頻率特性四、提高MOSFET頻率性能的途徑

1、提高遷移率④采用埋溝結構：利用體內遷移率高于表面遷移率的特點，將導電溝道從表面移至體內。

導電溝道層用外延或離子注入法形成。MOST工作時，柵壓使溝道最表面耗盡(甚至反型)。柵壓變化時表面耗盡層寬度改變，導電溝道截面隨之變化，從而調制漏極電流。可見，埋溝MOST的工作原理與JFET或MESFET十分相似。埋溝器件一般工作于耗盡模式，但也可工作于增強模式。114§7.4MOSFET頻率特性四、提高MOSFET頻率性能的途徑2、縮短溝道長度LateralDoubleDiffusedMOSFETV-GrooveMOSFET先后進行p及n+擴散，L取決于兩次擴散結深之差輕摻雜漂移區有利于提高漏極耐壓115§7.4MOSFET頻率特性四、提高MOSFET頻率性能的途徑3、減小寄生電容116與雙極器件相比：MOSFET為多子器件，因其溝道遷移率隨溫度上升而下降，在大電流下溝道電流具有負的溫度系數。這種電流隨溫度上升而下降的負反饋效應使MOS器件不存在電流集中和二次擊穿的限制問題。在小信號下，MOS器件的輸出電流id與輸入電壓ug可近似呈線性關系，而雙極型器件電流與電壓呈指數關系變化。故其可在足夠寬的電流范圍內用作線性放大器。MOS器件輸入阻抗高，作功率開關時需要的驅動電流小，轉換速度快；作功率放大時增益大且穩定性好。MOSFET的不足之處在于飽和壓降及導通電阻都較雙極器件大。解決這方面的問題將是發展MOSFET的努力方向。§7.5MOSFET功率特性和功率MOSFET結構117§7.5MOSFET功率特性和功率MOSFET結構一、MOSFET的功率特性

1、MOSFET的高頻功率增益2、最大輸出功率和耗散功率3、MOSFET的安全工作區(SOA)二、功率MOSFET結構三、功率MOS器件的導通電阻118§7.5MOSFET功率特性和功率MOSFET結構一、MOSFET的功率特性

1、MOSFET的高頻功率增益2、最大輸出功率和耗散功率3、MOSFET的安全工作區(SOA)119§7.5MOSFET功率特性和功率MOSFET結構一、MOSFET的功率特性

1、MOSFET的高頻功率增益CgsRgsRL=rdsrdsgmsug+-usug+-計算fM的等效電路igidid/2當輸入、輸出端均共軛匹配，且認為反饋電容時，有最大功率增益。計入了源極串聯電阻Rs但僅考慮Rgs上的輸入功率，故Kpm與Rs無關120§7.5MOSFET功率特性和功率MOSFET結構一、MOSFET的功率特性2、最大輸出功率和耗散功率MOSFET在甲類狀態下運用時，輸出電壓的最大擺幅值為電流的最大擺幅值為圖7-27MOSFET的共源輸出特性

121§7.5MOSFET功率特性和功率MOSFET結構一、MOSFET的功率特性3、MOSFET的安全工作區（SOA）不存在局部電流集中問題由：最大漏極電流漏源擊穿電壓最大功耗線組成MOSFET的安全工作區大于雙極型器件的安全工作區圖7-28MOSFET的安全工作區

122§7.5MOSFET功率特性和功率MOSFET結構二、功率MOSFET結構1、兩維橫向結構①偏置柵MOS結構②橫向DMOSFET(LD-MOSFET)2、三維垂直結構①垂直漏網柵結構②垂直漏極V-MOST（VV-MOST或簡稱V-MOS）③垂直漏UMOS（VUMOS）123§7.5MOSFET功率特性和功率MOSFET結構二、功率MOSFET結構1、兩維橫向結構①偏置柵MOS結構延伸漏區防止漏源穿通，提高漏壓場板結構改善柵邊緣電場集中,進一步改善擊穿特性引入了附加串聯電阻，增加功耗圖7-29偏置柵功率MOSFET結構示意圖124§7.5MOSFET功率特性和功率MOSFET結構1、兩維橫向結構②橫向DMOSFET(LD-MOSFET)兩次擴散控制形成小的溝道長度延伸漏區可提高漏壓圖7-30LDMOSFET結構示意圖

125§7.5MOSFET功率特性和功率MOSFET結構二、功率MOSFET結構2、三維垂直結構①垂直漏網柵結構p+襯底n-外延層p+p+p+p+漏極源極n+n+p多晶硅P+擴散形成垂直漏極雙層金屬化電極結構P區為延伸漏區n+區使源與襯底短接網格狀結構增大器件寬長比126§7.5MOSFET功率特性和功率MOSFET結構二、功率MOSFET結構2、三維垂直結構①垂直漏網柵結構兩次擴散控制形成小的溝道長度,W/L更大n+p-與源極鋁形成源襯短接n-外延層為延伸漏區圖7-32VD-MOSFET基本結構示意圖

127§7.5MOSFET功率特性和功率MOSFET結構二、功率MOSFET結構2、三維垂直結構②垂直漏極V-MOST（VV-MOST或簡稱V-MOS）垂直結構有利于多單元并聯兩溝道并聯可增大電流容量兩次擴散控制形成小的溝道長度腐蝕V形槽穿過擴散層到n-區自停止n-延伸漏區可提高漏壓,減小Cgd圖7-33VVMOST結構示意圖

128§7.5MOSFET功率特性和功率MOSFET結構二、功率MOSFET結構2、三維垂直結構③垂直漏UMOS（VUMOS）垂直結構有利于多單元并聯兩溝道并聯可增大電流容量兩次擴散控制形成小的溝道長度U形平底結構使n-漂移區(延伸漏區)中電流更好地展開,有更低的導通電阻n-延伸漏區可提高漏壓,減小Cgd圖7-34VUMOST結構示意圖

129§7.5MOSFET功率特性和功率MOSFET結構三、功率MOS器件的導通電阻功率器件中，延伸漏區(低摻雜漂移區)引入較大的漏極串聯電阻，在提高漏極耐壓的同時影響器件的功率輸出。

盡量減小串聯電阻是衡量各種器件結構優劣的重要標志。130§7.5MOSFET功率特性和功率MOSFET結構三、功率MOS器件的導通電阻圖7-35LDMOST的電流擴展示意圖[63]圖7-36計算VVMOST導通電阻的區域劃分[63]

131§7.6MOSFET開關特性一、MOSFET的本征延遲二、MOSFET的非本征延遲三、NMOS倒相器的延遲時間

132§7.6MOSFET開關特性一、MOSFET的本征延遲

本征延遲開關過程是指載流子通過溝道的傳輸所引起的大信號延遲開關過程，它是載流子渡越溝道長度所經歷的過程，該過程與傳輸的電流的大小和電荷的多少有關，與載流子漂移速度有關，漂移速度越快，本征延遲的過程越短。

本征延遲過程的時間是柵極加上階躍電壓時刻起，使溝道導通，漏極電流上升到與導通柵壓對應的穩態值所需要的時間。

本征延遲是指載流子通過溝道的輸運所引起的大信號延遲，也稱傳輸時間延遲；

非本征延遲來源于被驅動的負載電容充放電以及晶體管-晶體管之間的RC延遲，稱為負載延遲。實際電路中，兩種延遲總是同時存在。

133§7.6MOSFET開關特性一、MOSFET的本征延遲在開關瞬變過程中，瞬態漏極電流iD(t)與瞬態溝道電荷qch(t)間滿足以下關系本征導通延遲時間

Qch為與外加VGS對應的穩態溝道總電荷,參見式（7-53）;近似iD(t)=IDS

134在線性區，VDS→0，可得在飽和區，以VDS=VGS－VT

在溝道不太長的器件中，本征導通延遲時間是比較短的。對于長溝道MOS管，本征延遲可達到甚至超過負載延遲。因此減小溝道長度是減小開關時間的主要方法。溝道渡越時間τ135§7.6MOSFET開關特性二、MOSFET的非本征延遲非本征開關時間受負載電阻RL、負載電容CL、峰值柵壓以及柵極輸入電容和電阻的影響。圖7-37電阻負載倒相器電原理圖

圖7-38MOSFET開關波形示意圖

VGSVGS2VT0tttdtftrts0IDS136§7.6MOSFET開關特性二、MOSFET的非本征延遲延遲過程：當輸入柵極電壓VGS(t)增加時，信號源向MOSFET的柵電容CGS和CGD充電。隨著時間的增加，MOSFET的柵電壓隨著增加，經過一定的時間延遲，柵電容CGS上電壓達到閾值電壓VT時，電流開始出現。延遲過程所經歷的時間稱為延遲時間，用td表示。上升過程：當VGS超出閾值電壓VT時，信號電壓使反型溝道增厚，電流開始迅速增大。在上升時間tr結束時，電流達到最大值，柵極電壓達到VGS2，MOSFET的導通過程結束，所以導通過程由延遲和上升過程構成。

137§7.6MOSFET開關特性二、MOSFET的非本征延遲儲存過程：當去掉外加柵電壓時，柵電容CGS放電，使柵源電壓下降，當VGS下降到上升時間結束時的柵極電壓VGS2時，電流才開始下降。這個過程稱為儲存過程，這個過程所經過的時間稱為儲存時間ts。下降過程：儲存時間結束后，柵電容繼續放電，柵電壓從VGS2進一步下降，反型溝道厚度變薄，電流快速下降。當VGS小于VT后，MOSFET截止，關斷過程結束。該過程稱為下降過程，經過的時間稱為下降時間tf。所以關斷過程由儲存過程和下降過程構成。關斷過程是導通過程的逆過程，因此導通和關斷時間是近似相等的。若計算MOSFET開關時間，只要計算導通時間即可。138§7.6MOSFET開關特性二、MOSFET的非本征延遲設信號源內阻為rs，柵極輸入電容為Cin1，由輸入電容的充電方程可求得延遲時間。(7-66)

VGG為峰值柵壓。當柵電壓VGS(t)達到閾值電壓VT時，導通延遲過程結束。

上升時間

關斷截止時間可采用類似的方法求出。139§7.6MOSFET開關特性三、NMOS倒相器的延遲時間增強型NMOS管柵漏短接，工作在飽和區圖7-39飽和負載增強-增強型倒相器

140§7.6MOSFET開關特性圖7-41飽和負載倒相管的工作點三、NMOS倒相器的延遲時間141§7.6MOSFET開關特性電容是導致輸出信號波形相對輸入信號波形存在延遲和失真的根本原因輸入回路電容Ci=Cgs+Cgd通過信號源內阻rs和Rgs充放電，使柵壓相對信號源電壓產生延遲和失真：Ci充電達到VT時，IDS才上升；Ci放電后，IDS才下降。——MOSFET的非本征延遲在所討論的飽和負載增強-增強型倒相器中，輸入電容歸入上一級的輸出電容中，本級只考慮輸出回路電容的影響本級輸出回路的電容歸于輸出端對地電容的影響圖7-43輸出端對地電容及其充放電回路

三、NMOS倒相器的延遲時間142§7.6MOSFET開關特性電容的影響本級輸出回路的電容歸于輸出端對地電容的影響，包括：1、倒相管T1漏-襯p-n結電容2、負載管T2源-襯p-n結電容3、下一級的輸入電容Ci

合稱對地電容CL輸出電壓=CL電壓T1由導通到截止，輸出電壓隨CL放電由“0”到“1”T1由截止到導通，輸出電壓隨CL充電由“1”到“0”圖7-43輸出端對地電容及其充放電回路

143§7.6MOSFET開關特性1、截止或關閉時間toff2、導通或開啟時間ton假設：①MOS管本身沒有電荷存儲效應，倒相器瞬態特性僅取決于電路的電容②倒相器的輸入電壓為矩形脈沖③倒相管導通時，輸出電壓為零④充電僅通過負載管⑤放電僅通過倒相管實際上也只有結電容充放電存儲電荷，又歸入電容有利于確定起始時間不考慮飽和壓降，便于確定電壓起始和終止邊界條件不考慮倒相管的泄漏，單一電流容易計算不考慮放電時負載管的電流，便于計算三、NMOS倒相器的延遲時間144§7.6MOSFET開關特性三、NMOS倒相器的延遲時間1、截止或關閉時間toffT1截止（倒相器）（開關）定義：倒相器由導通躍變到截止的關閉時間toff為輸出電壓由最終穩定值的10%上升到90%的時間，對輸出電壓而言，又可稱為上升時間。圖7-42倒相器的輸入輸出電壓波形

145§7.6MOSFET開關特性三、NMOS倒相器的延遲時間1、截止或關閉時間toffT1截止（倒相器）（開關）某一時刻VGS1=0，倒相管T1截止，CL開始通過負載管充電由假設④146V1=VDD-VT為常數，是輸出電壓的最大值或穩定值并且可見，VT越小，邏輯擺幅越大由假設③，t=0時，uo(0)=0，得積分常數a1=1147148§7.6MOSFET開關特性三、NMOS倒相器的延遲時間2、導通或開啟時間ton假設⑤：放電僅通過倒相管T1導通，CL通過T1放電定義：倒相器由截止躍變到導通的開啟時間ton為輸出電壓由最終穩定值的90%下降到10%的時間，對輸出電壓而言，又可稱為下降時間149P1：T1截止，T2導通；CL充電完成

VDS1=VDD-VT=VCL=uo(t)=V1輸入矩形脈沖，T1柵源電壓躍變

│VGS1│>│VT│假設①,無存儲,T1由工作點P1躍變至P2溝道導通，有相應于VDS1的IDS1IDS1使CL放電隨VCL下降，VDS1減小工作點沿輸出特性曲線由P2到P3再到P4P2-P3段為T1的飽和區P3-P4段為T1的非飽和區P3點為臨界飽和（分界點、夾斷點）VDS1=VGS1-VT，│VGS1-VT│=│uo(t)│導通過程：圖7-44倒相管在導通過程中的工作點150飽和區：流經T1的電流CL的放電電流由假設⑤及電流連續性原理說明飽和區輸出電壓與時間成線性關系，——恒流對電容充(放)電圖7-44倒相管在導通過程中的工作點151于是，開啟時間中，T1飽和段部分圖7-44倒相管在導通過程中的工作點152非飽和區：153§7.7MOSFET擊穿特性二、漏源擊穿一、MOSFET的柵擊穿154§7.7MOSFET擊穿特性一、MOSFET的柵擊穿當VGS=BVGS時，柵極下面絕緣層被擊穿是不可逆擊穿，一般使柵極與襯底短路而使器件失效理論上，柵氧化膜的擊穿場強為(5~10)8×106V/cm，且隨氧化膜質量而下降擊穿時，擊穿點電流密度可達106~1010A/cm2，峰值溫度4000K由于柵絕緣層有很高的絕緣電阻，柵電容很小，柵氧化層很薄，所以，要特別注意MOS器件的柵保護問題測試和使用時，要十分小心避免靜電，存放時使各極短路及使用防靜電包裝在器件設計時，在柵輸入端引入保護結構圖7-45用齊納二極管進行柵保護的結構

155§7.7MOSFET擊穿特性二、漏源擊穿1、漏源雪崩擊穿漏-襯底p-n結雪崩擊穿溝道雪崩擊穿雪崩注入現象雪崩注入現象應用——柵調制擊穿柵擊穿漏源擊穿雪崩擊穿勢壘穿通柵調制溝道雪崩寄生晶體管156柵電極覆蓋情況襯底電阻率和結深氧化層厚度柵極電壓極性和大小漏-襯底p-n結雪崩擊穿——柵調制擊穿圖7-46柵電極對漏區電場分布的影響157漏-襯底p-n結雪崩擊穿——柵調制擊穿圖7-47pMOST(a)和nMOST(b)的擊穿特性曲線柵、漏兩側的電壓決定了邊緣電場強度。

158二、漏源擊穿1、漏源雪崩擊穿溝道雪崩擊穿（溝道擊穿）在夾斷區，特別是短溝器件中，VDS在溝道方向上建立較強電場，使溝道中載流子通過碰撞電離和雪崩倍增產生大量電子-空穴對。與溝道載流子同型的載流子匯入溝道電流，導致漏極電流劇增而擊穿，相反型號載流子通常被襯底吸收，形成寄生襯底電流的一部分。溝道雪崩倍增擊穿只出現在短溝nMOST中。這主要是因為電子的電離率隨場強增加而很快上升，空穴的電離率差不多比電子的低一個數量級，并且要在較高場強下才隨電場增強而上升，所以在pMOST中不出現溝道雪崩倍增擊穿。

159雪崩注入現象（熱載流子效應）漏（源）對襯底的擊穿電壓蠕變：時間約1秒；在①處ID越大，轉移越快；在②處降低VDS，再加壓，直接呈現②；在500℃退火后，重新測試，呈現①并轉移到②。此現象由雪崩注入引起：即漏結雪崩過程產生的電子或空穴注入到柵氧化層中，使之帶電。柵氧化層帶電將屏蔽柵電場，使漏極電場減弱。這時要達到擊穿臨界場強，必須提高漏極電壓VD，故表現為擊穿電壓增大擊穿電流越大，可能注入的載流子（電荷）越多，漏極擊穿電壓蠕動越快圖7-50MOST漏源擊穿特性的測量電路(a)和Walk-out現象(b)

160Si中電子進入SiO2需越過3.15eV的勢壘，越過勢壘的概率為2.8×10-5Si中空穴進入SiO2需越過3.8eV的勢壘，越過勢壘的概率為4.6×10-8電子比空穴更容易注入最終決定注入載流子類型的是柵漏之間電場的方向：

n溝器件的電場促進空穴的注入

p溝器件的電場促進電子的注入故p溝MOSFET的雪崩注入現象更為顯著161雪崩注入現象的應用（EPROM）浮置柵雪崩注入MOS器件（FAMOS）—FloatinggateAvalancheinjectionMOS迭柵雪崩注入MOS器件（SAMOS）—SuperposedgateAvalancheinjectionMOS多晶硅柵被包在SiO2中，形成浮置柵極。當VDS使漏結雪崩時，電子注入浮柵，并逐漸使表面反型而出現導電溝道（寫入）。在浮柵SiO2上再做一外柵作為控制柵極，浮柵作為存儲柵。雪崩時，在控制柵上加正電壓可促進電子的注入，故可在較低漏壓下使浮柵存儲較多電荷

當用紫外光照射或在控制柵上加較大偏壓時，浮柵電子吸收光子能量或在電場作用下，再次越過勢壘，通過襯底或外柵釋放（擦除）圖7-51雪崩注入MOS器件結構簡圖162二、漏源擊穿2、漏源勢壘穿通——短溝器件漏源耐壓的限制因素之一VDS作用于n+-p-n+之間（n-MOSFET)，對源n+-p結為正偏，對漏p-n+為反偏。在短溝道器件中，溝道雜質濃度又較低時，反偏漏p-n+結空間電荷區向源端擴展至與源n+-p結空間電荷區相連時，發生漏、源勢壘穿通。此時，正偏源結注入，反偏漏結收集，電流IDS急劇增大，發生勢壘穿通下的漏源擊穿。按單邊突變結近似，BVDS下耗盡層寬度等于溝道長度時：163二、漏源擊穿2、漏源勢壘穿通——短溝器件漏源耐壓的限制因素之一漏源穿通導電的機理與雙極晶體管基區穿通的機理有相似之處，也有區別:

對于MOST，從開始穿通再增加VDS時，由于兩勢壘區電場、電勢的重新分布，從源到溝道區的電子的勢壘高度隨之降低，從而導致漏極電流上升。雙極晶體管從基區穿通開始增加Vce時，同樣引起勢壘區電場、電勢重新分布，從發射區到基區的勢壘高度降低。結果使集電極電流很快上升。實驗發現，MOSFET的Vpt的實測值要比按簡單一維理論的估算值高很多，簡單一維理論認為漏源兩PN結勢壘連通就是穿通。然而未穿通前M0ST的源結或為零偏或為反偏（取決于襯底偏置），剛開始穿通時源到溝道區的勢壘很高，必須將VDS增加到足夠高才會使勢壘高度降下來，并引起電流急劇增大。在雙極晶體管中．未穿通前的發射結是正偏的、穿通時的勢壘已經比較低，只要稍稍增加一點Vce就足以使Ic開始急劇增大，所以一維理論的估算值與實測是一致的。更為重要的是，在M0ST中要考慮到柵極電位對穿通電壓的作用。柵極電位低于漏極電位時，漏區發出的場強線的一部分終止在柵電極，改變近表面處漏p-n結勢壘寬度，使之趨向于縮小，因而更不容易穿通。

1641.漏源雪崩擊穿2.漏源（勢壘）穿通

柵調制擊穿溝道雪崩倍增擊穿雪崩注入現象及其應用

3.寄生NPN晶體管擊穿寄生晶體管對漏源擊穿電壓的影響

圖7-48寄生npn晶體管對MOSFET擊穿特性的影響(a)及寄生晶體管模型(b)165§7.8MOSFET溫度特性一、遷移率隨溫度的變化二、閾值電壓與溫度的關系三、MOSFET主要參數的溫度關系166§7.8MOSFET溫度特性一、遷移率隨溫度的變化

MOSFET漏極電流的溫度效應主要是由于溝道中載流子的有效遷移率μn和閾值電壓VT與溫度有關。因此器件的溫度特性將由μn~T及VT~T變化關系共同決定。MOSFET反型層中，當表面電荷密度<1012cm-2時，電子和空穴的有效遷移率為常數（不隨場強變化），且等于體內遷移率的一半。故隨溫度上升，遷移率下降，b因子具有負溫度系數167§7.8MOSFET溫度特性二、閾值電壓與溫度的關系在很寬的溫度范圍內，忽略Qox與溫度的關系，可得即，閾值電壓的溫度系數與費米勢的有相同符號168看看費米勢隨溫度的變化對于p型硅：169EcEvEiT濃度升高EF同號170171即：n-MOS的閾值電壓隨溫度升高而下降

p-MOS的閾值電壓隨溫度升高而上升且在-55~+125℃范圍內，閾值電壓隨溫度的變化基本上都是線性的172§7.8MOSFET溫度特性三、MOSFET主要參數的溫度關系1、漏極電流的溫度特性

漏極電流的溫度系數非飽和區<0>0VDS<VDsat=VGS-VT當(VGS-VT)較大時，遷移率的溫度系數支配漏極電流的溫度特性，a<0當(VGS-VT)較小時，閾值電壓的作用占主導地位，a>0可選取適當的(VGS-VT)，使漏極電流的溫度系數等于零——零溫度系數工作條件173§7.8MOSFET溫度特性三、MOSFET主要參數的溫度關系2、跨導的溫度特性

跨導的溫度系數3、漏極電導的溫度特性

漏極電導的溫度系數在線性區，略去VDS非飽和區跨導的溫度系數為負值，因其在非飽和區內僅與遷移率的溫度系數有關在非飽和區，漏極電導與漏極電流有相似的溫度特性174飽和區1、漏極電流的溫度系數2、跨導的溫度系數3、漏極電導的溫度系數