內科大大規模

內科大大規模掩模圖的作用掩膜上的圖形決定著芯片上器件或連接物理層的尺寸。因此版圖上的幾何圖形尺寸與芯片上物理層的尺寸直接相關。2023/2/22

第一節引言

硅平面工藝是制造MOSIC的基礎。利用不同的掩膜版，可以獲得不同功能的集成電路。因此，MOSIC版圖的設計就成為開發新品種和制造合格集成電路的關鍵。目前的版圖設計方法有三種：1、人工設計人工設計和繪制版圖，有利于充分利用芯片面積，并能滿足多種電路性能要求。但是效率低、周期長、容易出錯，特別是不能設計規模很大的電路版圖。因此，該方法多用于隨機格式的、產量較大的MSI和LSI或單元庫的建立。2023/2/23二、計算機輔助設計（CAD）在計算機輔助設計系統數據庫中，預先存入版圖的基本圖形，形成圖形庫。設計者通過一定的操作命令可以調用、修改、變換和裝配庫中的圖形，從而形成設計者所需要的版圖。2023/2/24

在整個設計過程中，設計者可以通過CRT顯示，觀察任意層次版圖的局部和全貌；可以通過鍵盤、數字化儀或光筆進行設計操作；可以通過畫圖機得到所要繪制的版圖圖形。利用計算機輔助設計，可以降低設計費用和縮短設計周期。三、自動化設計

在版圖自動設計系統的數據庫中，預先設計好各種結構單元的電路圖、電路性能參數及版圖，并有相應的設計軟件。在版圖設計時，只要將設計的電路圖（Netlist）輸入到自動設計系統中，再輸入版圖的設計規則和電路的性能要求，自動設計軟件就可以進行自動布局設計、自動布線設計并根據設計要求進行設計優化，最終輸出版圖。2023/2/25

第二節版圖設計過程

布圖設計的輸入是電路的元件說明和網表，其輸出是設計好的版圖。通常情況下，整個布圖設計可分為劃分(Partition)；布圖規劃(Floor-planning)；布局(Placement)；布線((Routing)和壓縮(Compaction)。一、劃分

由于一個芯片包含上千萬個晶體管，加之受計算機存儲空間和計算能力的限制，通常我們把整個電路劃分成若干個模塊，將處理問題的規模縮小。劃分時要考慮的因素包括模塊的大小、模塊的數目和模塊之間的連線數等。2023/2/26二、布圖規劃和布局

布圖規劃是根據模塊包含的器件數估計其面積，再根據該模塊和其它模塊的連接關系以及上一層模塊或芯片的形狀估計該模塊的形狀和相對位置。布局的任務是要確定模塊在芯片上的精確位置，其目標是在保證布通的前提下使芯片面積盡可能小。三、布線布線階段的首要目標是百分之百地完成模塊間的互連，其次是在完成布線的前提下進一步優化布線結果，如提高電性能、減小通孔數等。2023/2/27四、壓縮壓縮是布線完成后的優化處理過程，它試圖進一步減小芯片的面積。目前常用的有一維和二維壓縮，較為成熟的是一維壓縮技術。在壓縮過程中必須保證版圖幾何圖形間不違反設計規則。整個布圖過程可以用圖來表示，布圖過程往往是一個反復迭代求解過程。必須注意布圖中各個步驟算法間目標函數的一致性，前面階段的算法要盡可能考慮到對后續階段的影響。2023/2/282023/2/29第三節版圖自動設計中的基本問題

VLSI版圖是一組有規則的由若干層平面幾何圖形元素組成的集合。通常，這些圖形元素只限于曼哈頓圖形，即只由垂直邊和水平邊構成的圖形，且在同一層內不允許重疊。一、圖的定義及數據結構基本術語：圖、完全圖和子圖、通路和回路、連接圖和樹、有向圖、二分圖、平面圖。數據結構：鄰接矩陣、關聯矩陣、邊-節點表（數組）、鏈表結構。2023/2/210二、算法及算法復雜性由于我們面對的處理對象是上千萬個，甚至是上億個圖形。哪怕是二次方量級的算法時間都可能是無法實現的。1、算法問題及算法復雜性算法問題：算法復雜性：最優化問題：可行解問題：NP-困難問題：2023/2/2112、一些圖論中問題的復雜性判別平面性：n最小生成樹：最短路（從一點到所有點）：所有節點間的最短路：平面化：NP著色：NP最長路：NP斯坦納樹：NP旅行商問題：NP2023/2/2123、幾種求解NP-困難問題的方法：限制問題的范圍：只對某一類問題求解。例如在求圖上的最小樹時只求最小生成樹，即限制數的交叉點只能是原有的頂點，求最小生成樹是一個多項式時間內可求解的，但它不一定能獲得最小樹。限制問題的規模：例如旅行商問題的分區優化。分支定界法：啟發式算法：2023/2/213三、基本算法1.圖論算法：DFS、BFS、最短路徑、最小生成樹、斯坦納樹算法、匹配算法、網絡流問題2.計算幾何算法：掃描線算法3.基于運籌學的算法：構形圖和局部搜索、線性規劃、整數規劃、動態規劃、非線性規劃、模擬退火法四、基本數據結構1.版圖數據的基本操作：點查找、鄰接查找、區域搜索、定向區域遍歷、模塊插入、模塊刪除、推移、壓縮、建立通道。2.鏈表結構、基于BIN的結構、鄰接指針、角勾鏈、四叉樹、二叉排序樹。2023/2/214

第四節版圖設計規則一、設計規則的內容與作用設計規則是集成電路設計與制造的橋梁。如何向電路設計及版圖設計工程師精確說明工藝線的加工能力，就是設計規則描述的內容。這些規定是以掩膜版各層幾何圖形的寬度、間距及重疊量等最小容許值的形式出現的。設計規則本身并不代表光刻、化學腐蝕、對準容差的極限尺寸，它所代表的是容差的要求。2023/2/215由于器件的物理特性和工藝的限制，芯片上物理層的尺寸進而版圖的設計必須遵守特定的規則。這些規則是各集成電路制造廠家根據本身的工藝特點和技術水平而制定的。因此不同的工藝，就有不同的設計規則。設計者只能根據廠家提供的設計規則進行版圖設計。嚴格遵守設計規則可以極大地避免由于短路、斷路造成的電路失效和容差以及寄生效應引起的性能劣化。2023/2/216二、版圖幾何設計規則版圖幾何設計規則可看作是對光刻掩模版制備要求。光刻掩模版是用來制造集成電路的。這些規則在生產階段中為電路的設計師和工藝工程師提供了一種必要的信息聯系。

2023/2/217設計規則與性能和成品率之間的關系一般來講，設計規則反映了性能和成品率之間可能的最好的折衷。規則越保守，能工作的電路就越多(即成品率越高)。規則越富有進取性，則電路性能改進的可能性也越大，這種改進可能是以犧牲成品率為代價的。

2023/2/218?從設計的觀點出發，設計規則可以分為三部分：（1）決定幾何特征和圖形的幾何規定。這些規定保證各個圖形彼此之間具有正確的關系。（2）確定掩模制備和芯片制造中都需要的一組基本圖形部件的強制性要求。（3）定義設計人員設計時所用的電參數的范圍。2023/2/219有幾種方法可以用來描述設計規則。其中包括：＊以微米分辨率來規定的微米規則＊以特征尺寸為基準的λ規則層次

人們把設計過程抽象成若干易于處理的概念性版圖層次，這些層次代表線路轉換成硅芯片時所必需的掩模圖形。下面以某種N阱的硅柵工藝為例分別介紹層次的概念。2023/2/220層次表示

含義

標示圖

NWELL

N阱層

Locos

N+或P+有源區層

Poly

多晶硅層

Contact

接觸孔層

Metal

金屬層

Pad

焊盤鈍化層

NWELL硅柵的層次標示

2023/2/221NWELL層相關的設計規則

編號描述尺寸目的與作用1.1N阱最小寬度10.0保證光刻精度和器件尺寸1.2N阱最小間距10.0防止不同電位阱間干擾1.3N阱內N阱覆蓋P+2.0保證N阱四周的場注N區環的尺寸1.4N阱外N阱到N+距離8.0減少閂鎖效應2023/2/222N阱設計規則示意圖

2023/2/223編號描述尺寸目的與作用2.1P+、N+有源區寬度3.5保證器件尺寸，減少窄溝道效應2.2P+、N+有源區間距3.5減少寄生效應

P+、N+有源區相關的設計規則列表

2023/2/224P+、N+有源區設計規則示意圖

2023/2/225Poly相關的設計規則列表

編號描述尺寸目的與作用3.1多晶硅最小寬度3.0保證多晶硅線的必要電導3.2多晶硅間距2.0防止多晶硅聯條3.3與有源區最小外間距1.0保證溝道區尺寸3.4多晶硅伸出有源區1.5保證柵長及源、漏區的截斷3.5與有源區最小內間距3.0保證電流在整個柵寬范圍內均勻流動2023/2/226Poly相關設計規則示意圖

2023/2/227編號描述尺寸目的與作用4.1接觸孔大小2.0x2.0保證與鋁布線的良好接觸4.2接觸孔間距2.0保證良好接觸4.3多晶硅覆蓋孔1.0防止漏電和短路4.4有源區覆蓋孔1.5防止PN結漏電和短路4.5有源區孔到柵距離1.5防止源、漏區與柵短路4.6多晶硅孔到有源區距離1.5防止源、漏區與柵短路4.7金屬覆蓋孔1.0保證接觸，防止斷條

Contact相關的設計規則列表

2023/2/228contact設計規則示意圖

2023/2/229編號描述尺寸目的與作用5.1金屬寬度2.5保證鋁線的良好電導5.2金屬間距2.0防止鋁條聯條Metal相關的設計規則列表

2023/2/230Metal設計規則示意圖

2023/2/231編號描述尺寸目的與作用6.1最小焊盤大小90封裝、邦定需要6.2最小焊盤邊間距80防止信號之間串繞6.3最小金屬覆蓋焊盤6.0保證良好接觸6.4焊盤外到有源區最小距離25.0提高可靠性需要Pad相關的設計規則列表

2023/2/232Pad設計規則示意圖

2023/2/233二、設計規則的描述自由格式：目前一般的MOSIC研制和生產中，基本上采用這類規則。其中每個被規定的尺寸之間沒有必然的比例關系。顯然，在這種方法所規定的規則中，對于一個設計級別，就要有一整套數字，因而顯得煩瑣。但由于各尺寸可相對獨立地選擇，所以可把尺寸定得合理。規整格式：其基本思想是由Mead提出的。在這類規則中，把絕大多數尺寸規定為某一特征尺寸“”的某個倍數。2023/2/2341、寬度及間距：關于間距：

diff：兩個擴散區之間的間距不僅取決于工藝上幾何圖形的分辨率，還取決于所形成的器件的物理參數。如果兩個擴散區靠得太近，在工作時可能會連通，產生不希望出現的電流。2023/2/235

Poly-si：取決于工藝上幾何圖形的分辨率。

Al：鋁生長在最不平坦的二氧化硅上，因此，鋁的寬度和間距都要大些，以免短路或斷鋁。

diff-poly：無關多晶硅與擴散區不能相互重疊，否則將產生寄生電容或寄生晶體管。2023/2/2362、接觸孔：孔的大小：22diff、poly的包孔：1孔間距：12023/2/2373、晶體管規則：多晶硅與擴散區最小間距：柵出頭：2，否則會出現S、D短路的現象。擴散區出頭：2，以保證S或D有一定的面積2023/2/2384、P阱規則：A1=4：最小P阱寬度A2=2/6：P阱間距，當兩個P阱同電位時，A2=2

當兩個P阱異電位時，A2=62023/2/239A3=3：P阱邊沿與內部薄氧化區（有源區）的間距A4=5：P阱邊沿與外部薄氧化區（有源區）的間距A5=8：P管薄氧化區與N管薄氧化區的間距2023/2/240電學設計規則電學設計規則給出的是將具體的工藝參數及其結果抽象出的電學參數，是電路與系統設計、模擬的依據。2023/2/241設計規則實例下表給出一個單層金屬布線的P阱硅柵CMOS工藝電學設計規則的主要項目。給出電學設計規則的參數名稱以及其意義說明，根據具體工藝情況將給出具體的數值。2023/2/242電學設計規則描述2023/2/2432023/2/244與上述的幾何設計規則一樣，對于不同的工藝線和工藝流程，數據的多少將有所不同，對于不同的要求，數據的多少也會有所差別。如果用手工設計集成電路或單元（如標準單元庫設計），幾何設計規則是圖形編輯的依據，電學設計規則是分析計算的依據。在VLSI設計中采用的是計算機輔助和自動設計技術，幾何設計規則是設計系統生成版圖和檢查版圖錯誤的依據，電學設計規則是設計系統預測電路性能（仿真）的依據。2023/2/245布線規則版圖布局布線

布局就是將組成集成電路的各部分合理地布置在芯片上。

布線就是按電路圖給出的連接關系，在版圖上布置元器件之間、各部分之間的連接。

由于這些連線也要有一定的芯片面積，所以在布局時就要留下必要的布線通道。2023/2/246（1）電源線和地線應盡可能地避免用擴散區和多晶硅走線，特別是通過較大電流的那部分電源線和地線。（2）禁止在一條鋁走線的長信號線下平行走過另一條用多晶硅或擴散區走線的長信號線。（3）壓點離開芯片內部圖形的距離不應少于20μm，以避免芯片鍵合時，因應力而造成電路損壞。（4）布線層選擇。

2023/2/2472023/2/248版圖設計中提高可靠性的措施提高金屬化層布線的可靠性

（1）大量的失效分析表明，因金屬化層（目前一般是A1層）通過針孔和襯底短路，且A1膜布線開路造成的失效不可忽視，所以必須在設計布線時采取預防措施。例如盡量減少A1條覆蓋面積，采用最短A1條，并盡量將A1條布在厚氧化層（厚氧化層寄生電容也小）上以減少針孔短路的可能。2023/2/249（2）

防止A1條開路的主要方法是盡少通過氧化層臺階。如果必須跨過臺階，則采取減少臺階高度和坡度的辦法。例如對于厚氧化層上的引線孔做尺寸大小不同的兩次光刻（先刻大孔，再刻小孔），以減小臺階坡度，如圖所示。2023/2/250（3）為防止A1條電流密度過大造成的電遷移失效，要求設計時通過A1條的電流密度J＜2×105A/cm2（即2mA/μm2），A1條要有一定的寬度和厚度。（4）對多層金屬布線，版圖設計中布線層數及層與層之間通道應盡可能少。2023/2/251

版圖設計應考慮熱分布問題在整個芯片上發熱元件的布局分布要均勻，不使熱量過分集中在一角。在元件的布局上，還應將容易受溫度影響的元件遠離發熱元件布置。在必須匹配的電路中，可把對應的元件并排配置或軸對稱配置，以避免光刻錯位和擴散不勻。要注意電源線和地線的位置，這些布線不能太長。

2023/2/252加強工藝監控其他措施合理布置電源接觸孔，減小橫向電流密度和橫向電阻。②采用偽收集極。③采用保護環。④盡可能使P－阱和PMOS管的P＋區離得遠一些。

2023/2/253

第五節版圖描述語言CIFCIF是一種幾何描述語言，它是美國加州理工學院中介形式的英文縮寫：Caltech-IntermediateForm，是目前工業界廣泛使用的一種標準數據格式。通過CIF解釋程序在各種圖形設備（繪圖機、彩顯）上輸出版圖，或者生成制版數據PG帶去制版。下面簡單介紹一下CIF的命令格式：

CIF文件由一組CIF命令組成，每條命令由分號隔開，每個文件的最后由結束命令結尾。2023/2/2542023/2/2551．掩膜層說明命令LCD；CMOS擴散層/薄氧層LCP；CMOS多晶硅層LCC；CMOS接觸孔層LCM；CMOS第一層金屬LCN；CMOS第二層金屬LCS/CPP；CMOSP﹢掩膜LCW/CPW；CMOSP阱LCG；CMOS覆蓋玻璃孔2023/2/2562．矩形命令

B長度寬度中心坐標方向；

B25608040；（圖a）B25608040-2020；（圖b）2023/2/2573．多邊形

Px1y1x2y2x3y3……；坐標按左手域排列，如下左圖。對于中孔圖形如下右圖。2023/2/2584．圓形

R直徑圓心坐標；5.連線

W線寬x1y1x2y2x3y3……；

線寬相等，拐點坐標，線段兩端點圓弧中心點坐標。2023/2/2596．結束命令E7.注釋命令（……）8.圖形符定義開始命令

DS編號ab；

圖形放/縮比例：a/b倍。9．圖形符定義結束命令

DF；2023/2/26010.圖形符調用命令先定義，后調用，可以嵌套。n為圖形編號，在DS中定義。

CnTxy；圖形符從原點平移至x，yCnTMx；x方向鏡象變換

CnTMy；y方向鏡象變換

CnRxy；圖形沿x軸旋轉到指定方向

x，y表示方向坐標:（0，1）（1，0）（-1，0）（0，-1）2023/2/261第六節版圖設計圖例

參照上述的硅柵工藝設計規則，下圖以反相器（不針對具體的器件尺寸）為例給出了對應版圖設計中應該考慮的部分設計規則示意圖。

對于版圖設計初學者來說，第一次設計就能全面考慮各種設計規則是不可能的。為此，需要借助版圖設計工具的在線DRC檢查功能來及時發現存在的問題。2023/2/2622023/2/263反相器實例2023/2/264

第七節版圖電學參數計算版圖上的電學參數可以分為兩大類：器件參數及寄生參數。下面簡單介紹版圖中常用的電學參數的估算方法。一、分布電阻一塊寬度為W、厚度為T、長度為L的均勻導體的電阻，可以表示為：令：L=W，可得一正方形導體的電阻為：則：矩形導電層的電阻可簡單地由方塊電阻乘上導電層的長寬比：2023/2/265值得注意的兩點是：1.方塊電阻值與方塊的大小無關。2.引入方塊電阻后，各種材料的電阻值就可以表示成為與導體厚度無關的形式，而僅與導電材料的長度和寬度有關。2023/2/266典型的3m工藝的P阱CMOS工藝各導電層的方塊電阻值，以下做幾點說明:(1)N+擴散層的R一般要比P+擴散層的R小一些。(2)多晶硅的R和與擴散層的R都與摻雜濃度有很大關系。因此，不同的工藝，其值可能大為不同。(3)MOS管的V-I特性是非線性的，有時為了估算可將MOS管示為一個溝道電阻，只是它的阻值是由柵壓控制的：2023/2/267K：可以看作是MOS管的溝道方塊電阻，一般阻值在5000~30000Ω/范圍內。ox：Sio2介電常數，tox：柵Sio2層厚度Vgs：柵源電壓，Vt：MOS管開啟電壓：電子或空穴遷移率，對n管為n，p管為p，其值隨溫度變化很大。由于，np，所以p溝電阻約為n溝電阻的2.5倍。2023/2/268二、分布電阻的計算方法：1、當L?W時，可以近似為LL1，總電阻：R=R（L/W）+2Rcon其中Rcon為接觸孔電阻。2、非矩形導體：（1）兩邊等寬的直角形：R=R1+Rconer+R2

=R（L1/W+1/2+L2/W）將拐角的電阻用1/2R來計算。2023/2/269（2）兩邊不等寬的直角形R=R1+Rconer+R2

Rconer=R1/W2=R)為：寬邊比窄邊R=R（L1/W1+L2/W2）2023/2/270三、分布電容平行板電容器的計算我們可以用下面的公式計算：其中：

0是真空介電常數，

ox是Sio2

tox是介質Sio2的厚度

A是平行板的面積令：C=表示方塊電容，單位是F/則：C=CA2023/2/2711、器件電容器件電容大小可由C=CA計算。2、分布電容2023/2/272

分布電容一般是由連線引起的寄生電容。例如：金屬與襯底、金屬與多晶硅、金屬與擴散區、不同層金屬之間、同層金屬之間、多晶硅與襯底等等都會形成寄生電容。這類寄生電容的計算也可以用簡單的平行板電容器公式來估算。3、MOS器件電容

MOS器件本身存在兩種電容：柵電容和擴散電容。（1）柵電容：Cg=CA2023/2/273平行板電容：Cg=CA源漏交疊電容：Cgs、Cgd總的柵電容應為：Cg=Cgb+Cgs+Cgd其中：Cgb本征電容

Cgs柵源交疊電容

Cgd柵漏交疊電容2023/2/274（2）擴散電容擴散電容主要是由源、漏擴散區與襯底或P阱之間形成的PN結電容。它由兩部分組成：擴散區底面結電容和周邊電容。Cd=Cja*（ab）+Cjp*（2a+2b）其中：Cja每平方m的結電容

Cjp每m的周邊電容

a擴散區寬度

b擴散區長度2023/2/275第八節

版圖驗證

設計規則的驗證（DRC）

設計規則的驗證（DRC）由下述命令格式書寫成檢查文件：＜出錯條件＞＜出錯輸出＞在運行過程中，如果所畫版圖出現符合＜出錯條件＞的情形，則執行＜出錯輸出＞。則此出錯條件是由設計人員按照設計規則編寫的。在DRC執行過程中，計算機會自動對照查驗